JPH0424854A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH0424854A JPH0424854A JP12910190A JP12910190A JPH0424854A JP H0424854 A JPH0424854 A JP H0424854A JP 12910190 A JP12910190 A JP 12910190A JP 12910190 A JP12910190 A JP 12910190A JP H0424854 A JPH0424854 A JP H0424854A
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- JP
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- external
- cpu
- dma
- internal
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- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置さらにはダイレクトメモリアク
セス（ＤＭＡと略記する）転送を可能とするＤＭＡコン
トローラを内蔵するデータ処理装置に関し、例えばネッ
トワークプロセッシングユニット（Ｎ Ｐ Ｕと略記す
る）に適用して有効な技術に関する。
セス（ＤＭＡと略記する）転送を可能とするＤＭＡコン
トローラを内蔵するデータ処理装置に関し、例えばネッ
トワークプロセッシングユニット（Ｎ Ｐ Ｕと略記す
る）に適用して有効な技術に関する。
データ処理装置の一例とされるＮＰＵは、シリアルイン
タフェース、中央処理装置（ＣＰ Ｕと略記する）、チ
エイン・ブロック転送機能付ＤＭＡコントローラ、及び
タイマなどを一つのチップ上に集積した通信応用向はマ
イクロプロセッサである。例えばシリアルインタフェー
スには、ＭＳＣＩ （Ｍｕｌｔｉｐｒｏｔｏｃｏｌ
５ｅｒｉａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｉｎｔｅ
ｒｆａｃｅ） 、 ＡＳＣＩ／ Ｃ８Ｉ Ｏ（Ａｓｙｎ
ｃｈｒｏｎｏｕｓ ５ｅｒｉａｌ Ｃｏｍｍｕｎｉｃａ
ｔｊｏｎ Ｉｎｔｅｒｆａｃｅ／Ｃ１ｏｃｋｅｄ ５ｅ
ｒｉａｌ Ｉｌｏ Ｐｏｒｔ）が含まれる場合があり、
多様な通信手順への対応と高速なデータ転送が可能とさ
れる。
タフェース、中央処理装置（ＣＰ Ｕと略記する）、チ
エイン・ブロック転送機能付ＤＭＡコントローラ、及び
タイマなどを一つのチップ上に集積した通信応用向はマ
イクロプロセッサである。例えばシリアルインタフェー
スには、ＭＳＣＩ （Ｍｕｌｔｉｐｒｏｔｏｃｏｌ
５ｅｒｉａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｉｎｔｅ
ｒｆａｃｅ） 、 ＡＳＣＩ／ Ｃ８Ｉ Ｏ（Ａｓｙｎ
ｃｈｒｏｎｏｕｓ ５ｅｒｉａｌ Ｃｏｍｍｕｎｉｃａ
ｔｊｏｎ Ｉｎｔｅｒｆａｃｅ／Ｃ１ｏｃｋｅｄ ５ｅ
ｒｉａｌ Ｉｌｏ Ｐｏｒｔ）が含まれる場合があり、
多様な通信手順への対応と高速なデータ転送が可能とさ
れる。
特にＭＳＣＩは調歩同期、バイト同期、及びビット同期
の通信方式に対応され、またＭＳＣＩは内蔵ＤＭＡコン
トローラと接続されており、ビット同期通信の際、フレ
ーム単位のシングル・アドレスＤＭＡ転送（チエイン・
ブロック転送）が可能とされる。
の通信方式に対応され、またＭＳＣＩは内蔵ＤＭＡコン
トローラと接続されており、ビット同期通信の際、フレ
ーム単位のシングル・アドレスＤＭＡ転送（チエイン・
ブロック転送）が可能とされる。
ＤＭＡコントローラはＬＳＩの内部バス（ＣＰＵに結合
された内部バスでＣＰＵバスと称されることもある）に
結合され、単一ブロック転送モード（デュアル・アドレ
ス方式）、単一ブロック転送モード（シングル・アドレ
ス方式）、及びチエイン・ブロック転送モードの実現が
可能とされる。
された内部バスでＣＰＵバスと称されることもある）に
結合され、単一ブロック転送モード（デュアル・アドレ
ス方式）、単一ブロック転送モード（シングル・アドレ
ス方式）、及びチエイン・ブロック転送モードの実現が
可能とされる。
いずれのモードにおいても、ＤＭＡ初期状態においてＣ
ＰＵによりレジスタ設定された後、ＤＭＡリクエスト信
号をイネーブル状態にすることで転送が開始されるよう
になっている。
ＰＵによりレジスタ設定された後、ＤＭＡリクエスト信
号をイネーブル状態にすることで転送が開始されるよう
になっている。
尚、このようなＮＰＵについて記載された文献の例とし
ては、昭和６３年７月に株式会社日立製作所、ｌＪ発行
さｔしたｒＨＤ６４１８０ Ｓ ＮＰＵハードウェ
アマニュアル」がある・ 〔発明が解決しようとする課題〕 しかしながら、ＤＭＡコントローラを内蔵するＮＰＵに
おいては、ＣＰＵとＤＭＡコントローラとが同一の内部
アドレスバス／データバスに結合されており、ＤＭＡコ
ントローラが動作状態の場合、ＣＰＵは動作停止状ＭＡ
（スリーブモード）とされ、このためにＣＰＵの有効利
用が十分に図られていないという問題点のあることが本
発明者によって明らかにされた。
ては、昭和６３年７月に株式会社日立製作所、ｌＪ発行
さｔしたｒＨＤ６４１８０ Ｓ ＮＰＵハードウェ
アマニュアル」がある・ 〔発明が解決しようとする課題〕 しかしながら、ＤＭＡコントローラを内蔵するＮＰＵに
おいては、ＣＰＵとＤＭＡコントローラとが同一の内部
アドレスバス／データバスに結合されており、ＤＭＡコ
ントローラが動作状態の場合、ＣＰＵは動作停止状ＭＡ
（スリーブモード）とされ、このためにＣＰＵの有効利
用が十分に図られていないという問題点のあることが本
発明者によって明らかにされた。
本発明の目的は、ＣＰＵとＤＭＡコントローラとを内蔵
するデータ処理装置において当該ＣＰＵの有効利用を図
ることにある。
するデータ処理装置において当該ＣＰＵの有効利用を図
ることにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。
本明細書の記述及び添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなりち、少なくともＤＭＡコントローラによって外部
端子が使用される期間、内部バスを外部端子より切放す
ことにより、ＣＰＵによる内部機能モジュールアクセス
が可能となるように構成するものである。ここで、外部
端子数の増大を阻止するには、ＤＭＡコントローラとＣ
ＰＵとで同一の外部端子を共用させるようにするとよい
。また、この場合において、外部端子の使用についてＤ
ＭＡコントローラを優先させることができ、その場合に
ＣＰＵの外部アクセス要求が生じたときには、当該ＣＰ
Ｕに所定の例外処理を実行させることにより当該外部ア
クセスの待ち状態を形成するようにするとよい。
端子が使用される期間、内部バスを外部端子より切放す
ことにより、ＣＰＵによる内部機能モジュールアクセス
が可能となるように構成するものである。ここで、外部
端子数の増大を阻止するには、ＤＭＡコントローラとＣ
ＰＵとで同一の外部端子を共用させるようにするとよい
。また、この場合において、外部端子の使用についてＤ
ＭＡコントローラを優先させることができ、その場合に
ＣＰＵの外部アクセス要求が生じたときには、当該ＣＰ
Ｕに所定の例外処理を実行させることにより当該外部ア
クセスの待ち状態を形成するようにするとよい。
上記した手段によれば、ＤＭＡコントローラによって外
部端子が使用される期間、ＣＰＵによる内部機能モジュ
ールアクセスが可能とされ、このことが、ＣＰＵの有効
利用を図るという本発明の目的を達成する。
部端子が使用される期間、ＣＰＵによる内部機能モジュ
ールアクセスが可能とされ、このことが、ＣＰＵの有効
利用を図るという本発明の目的を達成する。
〔実 施 例１〕
第１図には本発明に係るデータ処理装置の第１実施例で
あるＮＰＵが示される。同図に示されるＮＰＵは、特に
制限されないが、公知の半導体集積技術により単結晶シ
リコンなどの一つの半導体基板に形成される。
あるＮＰＵが示される。同図に示されるＮＰＵは、特に
制限されないが、公知の半導体集積技術により単結晶シ
リコンなどの一つの半導体基板に形成される。
ＮＰＵｌには、外部バス１５に結合される複数の外部端
子が設けられる。１１で示されるのはデータ入出力用の
外部端子群であり、このデータ入出力用外部端子群１１
はデータバッファ群９を介してマルチプレクサ（ＭＰＸ
と略記する）８に結合される。また１２で示されるのは
アドレス出力用の外部端子群であり、このアドレス出力
用外部端子群１２はアドレスバッファ群１０を介して上
記ＭＰＸ８に結合される。
子が設けられる。１１で示されるのはデータ入出力用の
外部端子群であり、このデータ入出力用外部端子群１１
はデータバッファ群９を介してマルチプレクサ（ＭＰＸ
と略記する）８に結合される。また１２で示されるのは
アドレス出力用の外部端子群であり、このアドレス出力
用外部端子群１２はアドレスバッファ群１０を介して上
記ＭＰＸ８に結合される。
ＭＰＸ８は内部アドレスバス２０とＤＭＡアドレスライ
ン２４とを択一的に上記アドレスバッファ群１０に結合
させる第１の選択機能、及び内部データバス２１とＤＭ
Ａデータライン２５とを択一的に上記データ入出力バッ
ファ群９に結合される第２の選択機能とを有する。この
ＭＰＸ８の動作は、ＣＰＵ４から出力されるＤＭＡ内部
識別信号２３に基づいて制御される。すなわちＭＰＸ８
は、特に制限されないが、ＤＭＡ内部識別信号２３が“
１″となった場合に、内部アドレスバス２０をアドレス
バッファ群１０に結合させ、また内部データバス２１を
データバッファ群９に結合させる。そしてＭＰＸ８はＤ
ＭＡ内部識別信号２３が“０”となった場合にＤＭＡア
ドレスライン２４をアドレスバッファ群１０に結合させ
、またＤＭＡデータライン２５をデータ入出力バッファ
群９に結合させる。このような選択機能は、第２図に示
されるように、トライステートバッファ２９゜３０の制
御信号入力端子にインバータ２８を結合し、ＣＰＵ４か
らの内部識別信号２３によって当該バッファ２９．３０
が相補的にオン・オフされるように構成された簡単なゲ
ート回路によって実現される。尚、第２図に示されるゲ
ート回路は、アドレス系、データ系それぞれのビット数
だけ配置される。
ン２４とを択一的に上記アドレスバッファ群１０に結合
させる第１の選択機能、及び内部データバス２１とＤＭ
Ａデータライン２５とを択一的に上記データ入出力バッ
ファ群９に結合される第２の選択機能とを有する。この
ＭＰＸ８の動作は、ＣＰＵ４から出力されるＤＭＡ内部
識別信号２３に基づいて制御される。すなわちＭＰＸ８
は、特に制限されないが、ＤＭＡ内部識別信号２３が“
１″となった場合に、内部アドレスバス２０をアドレス
バッファ群１０に結合させ、また内部データバス２１を
データバッファ群９に結合させる。そしてＭＰＸ８はＤ
ＭＡ内部識別信号２３が“０”となった場合にＤＭＡア
ドレスライン２４をアドレスバッファ群１０に結合させ
、またＤＭＡデータライン２５をデータ入出力バッファ
群９に結合させる。このような選択機能は、第２図に示
されるように、トライステートバッファ２９゜３０の制
御信号入力端子にインバータ２８を結合し、ＣＰＵ４か
らの内部識別信号２３によって当該バッファ２９．３０
が相補的にオン・オフされるように構成された簡単なゲ
ート回路によって実現される。尚、第２図に示されるゲ
ート回路は、アドレス系、データ系それぞれのビット数
だけ配置される。
ＤＭＡコントローラ７は上ＥＭＰＸ８によってＤＭＡア
ドレスライン、ＤＭＡデータライン２５が選択されてい
る場合に外部端子群１１．１２を介して外部装置例えば
外部ｌ１０（インプット・アウトプット）デバイス１６
との間のＤＭＡ転送を可能とする。このＤＭＡ転送は、
ＣＰＵ４によってＤＭＡ転送条件が設定され、更に、Ｄ
ＭＡリクエスト信号入力端子１４及び入力バッファ１３
を介して外部より取込まれるＤＭＡリクエスト信号ＤＲ
ＥＱがアサートされることによって行われる。すなわち
ＤＭＡコントローラ７は、特に制限されないが、ＤＭＡ
リクエスト信号ＤＲＥＱがアサートされることにより、
外部Ｉ１０デバイス１６と同期をとって動作する。尚、
実際にはＤＭＡ転送終了を意味するＴＥＮＤ信号もＤＭ
Ａコントローラ７に入力されるが、図面上省略されてい
る。
ドレスライン、ＤＭＡデータライン２５が選択されてい
る場合に外部端子群１１．１２を介して外部装置例えば
外部ｌ１０（インプット・アウトプット）デバイス１６
との間のＤＭＡ転送を可能とする。このＤＭＡ転送は、
ＣＰＵ４によってＤＭＡ転送条件が設定され、更に、Ｄ
ＭＡリクエスト信号入力端子１４及び入力バッファ１３
を介して外部より取込まれるＤＭＡリクエスト信号ＤＲ
ＥＱがアサートされることによって行われる。すなわち
ＤＭＡコントローラ７は、特に制限されないが、ＤＭＡ
リクエスト信号ＤＲＥＱがアサートされることにより、
外部Ｉ１０デバイス１６と同期をとって動作する。尚、
実際にはＤＭＡ転送終了を意味するＴＥＮＤ信号もＤＭ
Ａコントローラ７に入力されるが、図面上省略されてい
る。
更に、上記内部アドレスバス２０及び内部データバス２
１にはＩ１０モジュール２、ＲＯＭ （リード・オンリ
・メモリ）３、ＣＰＵ４、タイマ５、ＲＡＭ （ランダ
ム・アクセス・メモリ）６が結合される。上記Ｉ１０モ
ジュール２には、特に制限されないが、シリアルインタ
フェースとしてのＭＳＣＩやＡＳＣＩ／Ｃ３ｌＯが含ま
れ、多様な通信手順への対応と高速データ転送が可能と
される。
１にはＩ１０モジュール２、ＲＯＭ （リード・オンリ
・メモリ）３、ＣＰＵ４、タイマ５、ＲＡＭ （ランダ
ム・アクセス・メモリ）６が結合される。上記Ｉ１０モ
ジュール２には、特に制限されないが、シリアルインタ
フェースとしてのＭＳＣＩやＡＳＣＩ／Ｃ３ｌＯが含ま
れ、多様な通信手順への対応と高速データ転送が可能と
される。
ＲＯＭ３にはＣＰＵ４によって実行されるプログラムが
格納され、ＲＡＭ６にはＣＰＵ４の演算結果やＤＭＡ転
送に係る種々のデータなどが格納される。タイマ５はＣ
ＰＵ４の制御下で時間測定と計測を行う。
格納され、ＲＡＭ６にはＣＰＵ４の演算結果やＤＭＡ転
送に係る種々のデータなどが格納される。タイマ５はＣ
ＰＵ４の制御下で時間測定と計測を行う。
ＣＰＵ４は本実流側ＮＰＵＩ全体の動作制御を行うもの
で、このＣＰＵ４とＤＭＡコントローラ７との関係は次
のようになっている。
で、このＣＰＵ４とＤＭＡコントローラ７との関係は次
のようになっている。
ＤＭＡコントローラ７はＣＰＵ４の直接的な介在なしに
ＤＭＡ転送を高速に行い得るが、ＤＭＡコントローラ７
、ＣＰＵ４ともに外部アドレス／データバス１５に対し
てバスマスタとしての機能を有するため、当該ＤＭＡコ
ントローラ７とＣＰＵ４とが同時に外部アドレス／デー
タバス１５を使用することはできない６本実施例では外
部端子群１１．１２の使用についてＤＭＡコントローラ
７を優先させ、このＤＭＡコントローラ７が動作される
場合にＣＰＵ４の外部アクセスは禁止される。すなわち
ＤＭＡコントローラ７は、外部から取込まれるＤＭＡリ
クエスト信号ＤＲＥＱがアサートされると、ＤＭＡ内部
要求償号２２をアサートする。これにより、ＣＰＵ４は
シングルチップモードに移行される。すなわち、内部ア
ドレスバス２０、内部データバス２１を介して内部機能
モジュール（Ｉ１０モジュール２やＲＡＭ６など）だけ
のアクセス可能状態、換言すれば外部メモリや周辺回路
のアクセスが禁止されるモードに移行され、このモード
においてＤＭＡ内部識別信号２３が例えば“０”レベル
にアサートされる。この信号の“０”レベルによりＭＰ
Ｘ８はＤＭＡアドレスライン２４をアドレスバッファ群
１ｏに結合させ、またＤＭＡデータライン２５をデータ
入出力バッファ群９に結合させる。この状態でＤＭＡ転
送が開始される。このＤＭＡ転送動作期間においては内
部アドレスバス２０、内部データバス２１と外部アドレ
スバス／データバス１５とがＭＰＸ８によって切放され
ているから、換言すればＤＭＡコントローラ７の内部ア
ドレスバス２０、内部データバス２１への関与が排除さ
れるから、ＣＰＵ４による内部機能モジュールアクセス
が可能とされる。つまりＤＭＡ転送期間においてＣＰＵ
４の外部アクセスは禁止されているが、この期間スリー
ブモードとされるのではなく、内部アクセスが可能とさ
れ、これによってＣＰＵの有効利用が図られる。
ＤＭＡ転送を高速に行い得るが、ＤＭＡコントローラ７
、ＣＰＵ４ともに外部アドレス／データバス１５に対し
てバスマスタとしての機能を有するため、当該ＤＭＡコ
ントローラ７とＣＰＵ４とが同時に外部アドレス／デー
タバス１５を使用することはできない６本実施例では外
部端子群１１．１２の使用についてＤＭＡコントローラ
７を優先させ、このＤＭＡコントローラ７が動作される
場合にＣＰＵ４の外部アクセスは禁止される。すなわち
ＤＭＡコントローラ７は、外部から取込まれるＤＭＡリ
クエスト信号ＤＲＥＱがアサートされると、ＤＭＡ内部
要求償号２２をアサートする。これにより、ＣＰＵ４は
シングルチップモードに移行される。すなわち、内部ア
ドレスバス２０、内部データバス２１を介して内部機能
モジュール（Ｉ１０モジュール２やＲＡＭ６など）だけ
のアクセス可能状態、換言すれば外部メモリや周辺回路
のアクセスが禁止されるモードに移行され、このモード
においてＤＭＡ内部識別信号２３が例えば“０”レベル
にアサートされる。この信号の“０”レベルによりＭＰ
Ｘ８はＤＭＡアドレスライン２４をアドレスバッファ群
１ｏに結合させ、またＤＭＡデータライン２５をデータ
入出力バッファ群９に結合させる。この状態でＤＭＡ転
送が開始される。このＤＭＡ転送動作期間においては内
部アドレスバス２０、内部データバス２１と外部アドレ
スバス／データバス１５とがＭＰＸ８によって切放され
ているから、換言すればＤＭＡコントローラ７の内部ア
ドレスバス２０、内部データバス２１への関与が排除さ
れるから、ＣＰＵ４による内部機能モジュールアクセス
が可能とされる。つまりＤＭＡ転送期間においてＣＰＵ
４の外部アクセスは禁止されているが、この期間スリー
ブモードとされるのではなく、内部アクセスが可能とさ
れ、これによってＣＰＵの有効利用が図られる。
また、ＤＭＡ転送期間においてＣＰＵ４が、外部デバイ
スをアクセスするプログラムを実行した場合、ＤＭＡ内
部要求償号２２がアサートされていることから、ＣＰＵ
４は、特に制限されないが、無効命令（ＮＯＰ命令）の
実行若しくはウェイトステート挿入などの例外処理によ
り、当該外部アクセスの待ち状態とされる。そしてＤＭ
Ａ転送が終了されることにより、換言すればＤＭＡ内部
要求償号２２がネゲートされることにより当該外部アク
セス待ち状態が解除される。すなわち、ＤＭＡ内部要求
償号２２がネゲートされると、ＣＰＵ４によってＤＭＡ
内部識別信号２３が例えば１′″にネゲートされ、ＭＰ
Ｘ８により、内部アドレスバス２０がアドレスバッファ
群１０に結合され、また内部データバス２１がデータバ
ッファ群９に結合されるので、外部アクセス権がＤＭＡ
コントローラ７からＣＰＵ４に移行され、これにより、
ＣＰＵ４からの外部アクセスが可能とされる。
スをアクセスするプログラムを実行した場合、ＤＭＡ内
部要求償号２２がアサートされていることから、ＣＰＵ
４は、特に制限されないが、無効命令（ＮＯＰ命令）の
実行若しくはウェイトステート挿入などの例外処理によ
り、当該外部アクセスの待ち状態とされる。そしてＤＭ
Ａ転送が終了されることにより、換言すればＤＭＡ内部
要求償号２２がネゲートされることにより当該外部アク
セス待ち状態が解除される。すなわち、ＤＭＡ内部要求
償号２２がネゲートされると、ＣＰＵ４によってＤＭＡ
内部識別信号２３が例えば１′″にネゲートされ、ＭＰ
Ｘ８により、内部アドレスバス２０がアドレスバッファ
群１０に結合され、また内部データバス２１がデータバ
ッファ群９に結合されるので、外部アクセス権がＤＭＡ
コントローラ７からＣＰＵ４に移行され、これにより、
ＣＰＵ４からの外部アクセスが可能とされる。
上記実施例によれば以下の作用効果を得ることができる
。
。
（１）ＤＭＡ転送期間において内部アドレスバス２ｏ、
内部データバス２１が外部アドレス／データバス１５よ
り切放されるので、ＣＰＵ４は内部アドレスバス２０及
び内部データバス２１を使用することができ、これによ
りＤＭＡ転送期間においてもＣＰＵ４からの内部機能モ
ジュールアクセスが可能とされ、ＣＰＵ４の有効利用が
図れる。
内部データバス２１が外部アドレス／データバス１５よ
り切放されるので、ＣＰＵ４は内部アドレスバス２０及
び内部データバス２１を使用することができ、これによ
りＤＭＡ転送期間においてもＣＰＵ４からの内部機能モ
ジュールアクセスが可能とされ、ＣＰＵ４の有効利用が
図れる。
（２）ＣＰＵ４とＤＭＡコントローラ７とで外部端子群
１１．１２を共有するようにしているので、ＣＰＵ４．
ＤＭＡコントローラ７それぞれに専用の外部端子群を設
けるのに比べて外部端子数を減少することができる。
１１．１２を共有するようにしているので、ＣＰＵ４．
ＤＭＡコントローラ７それぞれに専用の外部端子群を設
けるのに比べて外部端子数を減少することができる。
（３）ＤＭＡコントローラ７によって外部端子群１１．
１２が使用される期間においてＣＰＵ４の外部アクセス
要求が生じた場合、ＣＰＵ４はＤＭＡ転送が終了される
までＮＯＰ命令実行等により外部アクセス待ち状態とな
り、ＤＭＡ転送終了後に速やかに外部アクセスを行うこ
とができる。
１２が使用される期間においてＣＰＵ４の外部アクセス
要求が生じた場合、ＣＰＵ４はＤＭＡ転送が終了される
までＮＯＰ命令実行等により外部アクセス待ち状態とな
り、ＤＭＡ転送終了後に速やかに外部アクセスを行うこ
とができる。
〔実 施 例２〕
第３図には本発明に係るデータ処理装置の第２実施例で
あるＮＰＵが示される。
あるＮＰＵが示される。
同図に示されるＮＰＵが第１図に示されるのと異なるの
は、内部アドレスバス２０．内部データバス２１に結合
される第１のポート４１の他に入出力バッファ群９、出
力バッファ群１ｏに結合される第２のポート４２を備え
たＣＰＵ４０が適用されることによって内部アドレスバ
ス２０及び内部データバス２１が外部端子群１１．１２
より予め切放されている点、及び第１図に示されるＭＰ
Ｘ８が省略された点である。ＣＰＵ４０の第２のポート
４２からは、外部アクセス専用とされるＣＰＵアドレス
ライン４３．ＣＰＵデータライン４４が引出され、それ
らはＤＭＡコントローラ７からのＤＭＡアドレスライン
２４、ＤＭＡデータライン２５とともに入出力バッファ
群９、出力バッファ群１ｏにそれぞれ結合される。
は、内部アドレスバス２０．内部データバス２１に結合
される第１のポート４１の他に入出力バッファ群９、出
力バッファ群１ｏに結合される第２のポート４２を備え
たＣＰＵ４０が適用されることによって内部アドレスバ
ス２０及び内部データバス２１が外部端子群１１．１２
より予め切放されている点、及び第１図に示されるＭＰ
Ｘ８が省略された点である。ＣＰＵ４０の第２のポート
４２からは、外部アクセス専用とされるＣＰＵアドレス
ライン４３．ＣＰＵデータライン４４が引出され、それ
らはＤＭＡコントローラ７からのＤＭＡアドレスライン
２４、ＤＭＡデータライン２５とともに入出力バッファ
群９、出力バッファ群１ｏにそれぞれ結合される。
上記ＣＰＵ４０は、特に制限されないが、各ポート４１
．４２毎に専用のアドレス出力レジスタやデータ入出力
レジスタを有する。そして内部機能モジュールがアクセ
スされる場合には第１のポート４１が使用され、外部デ
バイスがアクセスされる場合には第２のポート４２が使
用される。
．４２毎に専用のアドレス出力レジスタやデータ入出力
レジスタを有する。そして内部機能モジュールがアクセ
スされる場合には第１のポート４１が使用され、外部デ
バイスがアクセスされる場合には第２のポート４２が使
用される。
このような構成において、ＤＭＡコントローラ７によっ
てＤＭＡ転送が行われた場合でも、ＣＰＵ４０は第１の
ポート４１を介して内部アドレスバス２０及び内部デー
タバス２１を使用するこ２ができ、内部機能モジュール
アクセスが可能とばれる。従って上記第１実施例と同様
の効果を得ンことができる。
てＤＭＡ転送が行われた場合でも、ＣＰＵ４０は第１の
ポート４１を介して内部アドレスバス２０及び内部デー
タバス２１を使用するこ２ができ、内部機能モジュール
アクセスが可能とばれる。従って上記第１実施例と同様
の効果を得ンことができる。
以上本発明者によってなされた発明を実施例し６基づい
て具体的に説明したが、本発明は上記実筋例に限定され
ず、その要旨を逸脱しない範囲に才いて種々変更可能で
ある。
て具体的に説明したが、本発明は上記実筋例に限定され
ず、その要旨を逸脱しない範囲に才いて種々変更可能で
ある。
また以上の説明では主として本発明者によってなされた
発明をその背景となった利用分野であこＮＰＵに適用し
た場合について説明したが、本り明はそれに限定される
ものではなく、例えば汎片マイクロコンピュータなどの
データ処理装置なとにも広く適用することができる。本
発明は少なくともＤＭＡコントローラを備える条件のも
のに通用することができる。
発明をその背景となった利用分野であこＮＰＵに適用し
た場合について説明したが、本り明はそれに限定される
ものではなく、例えば汎片マイクロコンピュータなどの
データ処理装置なとにも広く適用することができる。本
発明は少なくともＤＭＡコントローラを備える条件のも
のに通用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、ＤＭＡコントローラによって外部端子が使用
される期間、ＣＰＵによる内部機能モジュールアクセス
が可能とされ、これによりＣＰＵの有効利用を図ること
ができる。
される期間、ＣＰＵによる内部機能モジュールアクセス
が可能とされ、これによりＣＰＵの有効利用を図ること
ができる。
第１図は本発明に係るデータ処理装置の第１実施例ブロ
ック図、 第２図は第１実施例の主要部の詳細を示す回路図、 第３図は同上装置の第２実施例ブロック図である。 １・・・ＮＰＵ、２・・・工／○モジュール、３・・・
ＲＯＭ、４，４０・・・ＣＰＵ、５・・・タイマ、６・
・・ＲＡＭ、７・・・ＤＭＡコントローラ、８・・・Ｍ
ＰＸ、９・・・人出カバ２７７群、１０・・・出力バッ
ファ群、１１，１２・・・外部端子群、１５・・・外部
アドレス／データバス、２０・・・内部アドレスバス、
２１・・・内部データバス、２２・・・ＤＭＡ内部要求
信号、２３・・・ＤＭＡ−一二一／
ック図、 第２図は第１実施例の主要部の詳細を示す回路図、 第３図は同上装置の第２実施例ブロック図である。 １・・・ＮＰＵ、２・・・工／○モジュール、３・・・
ＲＯＭ、４，４０・・・ＣＰＵ、５・・・タイマ、６・
・・ＲＡＭ、７・・・ＤＭＡコントローラ、８・・・Ｍ
ＰＸ、９・・・人出カバ２７７群、１０・・・出力バッ
ファ群、１１，１２・・・外部端子群、１５・・・外部
アドレス／データバス、２０・・・内部アドレスバス、
２１・・・内部データバス、２２・・・ＤＭＡ内部要求
信号、２３・・・ＤＭＡ−一二一／
Claims (1)
- 【特許請求の範囲】 １、外部バスに結合される外部端子と、この外部端子を
介して外部装置との間のダイレクトメモリアクセス転送
を可能とするダイレクトメモリアクセスコントローラと
、内部バスを介して内部機能モジュールに結合された中
央処理装置とを含み、少なくとも上記ダイレクトメモリ
アクセスコントローラによって上記外部端子が使用され
る期間、内部バスを当該外部端子より切放すことにより
、上記中央処理装置からの内部機能モジュールアクセス
を可能としたデータ処理装置。 ２、上記ダイレクトメモリアクセスコントローラと上記
中央処理装置とは同一の外部端子を共有し、且つ当該外
部端子の使用について上記ダイレクトメモリアクセスコ
ントローラを優先させた請求項１記載のデータ処理装置
。 ３、上記ダイレクトメモリアクセスコントローラによっ
て上記外部端子が使用される期間において上記中央処理
装置の外部アクセス要求が生じた場合、上記中央処理装
置に所定の例外処理を実行させることにより当該外部ア
クセスの待ち状態を形成するようにした請求項２記載の
データ処理装置。 ４、一つの半導体基板に形成された請求項１、２又は３
記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12910190A JPH0424854A (ja) | 1990-05-21 | 1990-05-21 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12910190A JPH0424854A (ja) | 1990-05-21 | 1990-05-21 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0424854A true JPH0424854A (ja) | 1992-01-28 |
Family
ID=15001097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12910190A Pending JPH0424854A (ja) | 1990-05-21 | 1990-05-21 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0424854A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6763448B1 (en) | 1999-02-16 | 2004-07-13 | Renesas Technology Corp. | Microcomputer and microcomputer system |
-
1990
- 1990-05-21 JP JP12910190A patent/JPH0424854A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6763448B1 (en) | 1999-02-16 | 2004-07-13 | Renesas Technology Corp. | Microcomputer and microcomputer system |
| US6907514B2 (en) | 1999-02-16 | 2005-06-14 | Renesas Technology Corp. | Microcomputer and microcomputer system |
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