JPH03182954A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１） （産業上の利用分野） この発明は、各種の制御システムや通信システムなどに
利用されるデータ処理装置に関するものである。

各種の制御システムや通信システムなどに利用されるデ
ータ処理装置には、ＣＰＵの内部／＜スに接続されるロ
ーカルメモリを内蔵するマイクロプロセッサと、このマ
イクロプロセッサ内のＣＰＵの内部バスに外部バスを介
して接続される周辺装置とから構成されるものがある。

（発明が解決しようとする課題） 従来、上述のデータ処理装置では、マイクロプロセッサ
のＣＰ　Ｕが内部バスだけを使用している間もこの内部
バスと外部バスとが接続されたままになっている。この
ため、ＣＰＵによる内部処理と周辺装置による外部バス
を介するデータ転送とを同時に行うことができず、デー
タ処理装置全体としての処理能力が低下するという問題
がある。

（課題を解決するための手段） 本発明のデータ処理装置は、ＣＰＵの内部バス（２） と外部バスとを選択的に接続可能なゲート回路と、プロ
セソザ内のＣＰＵが外部バスを使用しない内部処理状態
にあるか否かを検出し内部処理状態にあればゲーＩ・回
路を制御してこの内部バスと外部バスとを非接続状態に
すると共に周辺装置に外部バスの使用許可信号を出力す
る制御手段とを備え、プロセッサの内部処理と周辺装置
による外部バスを介するデータ転送とを並行して行うこ
とを可能とし、データ処理装置全体としての処理能力を
向上させるように構成されている。

以下、本発明の作用を実施例と共に詳細に説明する。

（実施例） 第１図は、本発明の一実施例に係わるデータ処理装置の
構成を示すブロック図であり、１０はマイクロプロセッ
サ、２０は外部バス、２１は人出力（Ｉｌｏ）インタフ
ェース回路、２２はバッファメモリ（ＢＭ）、２３はＤ
ＭＡコントローラである。

マイクロプロセッサｌＯは、ＣＰＵＩ　１と、こ（３） のＣＰＵの内部バスに接続されるローカルメモリ（ＬＭ
）１２とに加えて、ゲート回路１３を備えている。ＣＰ
ＵＩＩは、タイミング・制御回路１１ａ、命令デコーダ
ｌｌｂ、演算回路１１ｃ、レジスタ群ｌｉｄ及びこれら
の回路を相互接続する内部バスｌｉｅを備えている。

プログラム格納用のＲＯＭとデータ格納用のＲＡＭとに
よって構成されるローカルメモリ１２から読出される命
令は、内部バスｌｉｅを介して命令デコーダｌｌｂに転
送され解読される。この解読結果と所定のタイミング信
号とに基づきタイミング・制御回路１１ａにおいて各種
の制御信号が発生され、この制御信号のもとに演算回路
１１ｃの動作が行われ、演算結果がレジスタ群ｌｉｄ内
の各種のレジスタに設定され、あるいはローカルメモリ
１２に書込まれる。

このタイミング・制御回路１１ａは、命令デコーダｌｌ
ｂのデコード結果とレジスタ群１１ｄ内のアドレス・レ
ジスタやプログラム・カウンタの内容に基づき、このＣ
ＰＵＩＩの処理が外部バス（４） ２０を使用しない内部処理であるか外部バス２゜を使用
する外部処理であるかを検出する。タイミング・制御回
路１１ａは、ＣＰＵＩＩの処理が内部処理であることを
検出すると、ゲート回路１３に供給するストローブ信号
ＳＴＢをローに立下げることにより内部バスｌｉｅと外
部バス２ｏとの間を非接続状態に移行させる。

外部バス２０に接続されたＤＭＡコントローラ２３は、
入出力インタフェース回路２１とバッファメモリ２２と
の間のＤＭＡ転送のために外部バス２０の使用が必要に
なると、ＣＰＵＩＩ内のタイミング・制御回路１１ａに
外部バス２ｏの使用要求信号を出力する。

第２図のタイごング・チャートに例示するように、この
外部バスの使用要求信号は、内部バスと外部バスとが直
結されている従来のデータ処理装置の仕様に従って、ｃ
ｐｕｚへのホールド要求信号（ＨＬＤＲ）の形態で発せ
られる。タイミング・制御回路１１ａは、上述の内部処
理状態においてＤＭＡコントローラ２３からホールド要
求信（５） 号（ＨＬ　Ｄ　Ｒ）を受けると、実際にはホールド状態
に移行することなく内部処理状態を継続する一方で、Ｄ
ＭＡコントローラ２３に対してはホールド状態への移行
を示すＨＬＤＡの形態の外部バス使用許可信号を返す。

この外部バス使用許可を受けたＤＭＡコントローラ２３
は、人出ツノインタフェース回路２１とバッファメモリ
２２との間の外部バス２０を使用したＤＭＡ転送を開始
する。この外部バス２０上の転送データと、内部バスｌ
ｌｅ上の転送データはゲート回路１８によって両バスが
分離されているため妨害し合うことはない。このＤＭＡ
転送が終了すると、ＤＭＡコントローラ２３からＣＰＵ
１１に供給されるホールド要求信号ＨＬ　Ｄ　Ｒがロー
に立下げられ、これに応答してホールド信号ＨＡＬＤＡ
もローに立下げられる。

ＣＰＵＩ　Ｉ内のタイミング・制御回路１１ａは、上記
外部バス２０を介するＤＭＡ転送の続行中にＣＰＵＩ　
ｌがバッファメモリ２２のアクセスを伴う外部処理状態
になったことを検出すると、この（６） ＤＭＡ転送の終了待ち状態に移行する。タイミング・制
御回路１１ａは、上記ＤＭＡ転送の終了に伴い外部バス
使用要求信号（ＨＬＤＲ）がローに立下がると外部バス
使用許可信号（ＨＬＤＡ）をローに立上げる。また、ケ
ート回路１３にイ」（給するストローブ信号ＳＴＢがハ
イに立」二げられ内部バスＩｃｅと外部バス２０とが接
続される。続いて、内部バスｌｉｅと外部バス２０とを
使用するＣＰＵＩ　１によるハソファメモリ２２のアク
セスが開始される。このＣＰＵＩ　１による外部バス２
０の使用状態において、ＤＭＡコントローラ２３からの
外部バス使用要求（ＨＬＤＲのハイへの立」二かり）が
発生してもＨＬ　Ｄ　Ａはロー状態を保持し外部バスの
使用許可は発行されない。

タイごング・制御回路１１ａは、ＣＰＵＩＩの外部処理
が終了すると、ストローブ信号ＳＴＢをローに立下げて
内部バスｌｉｅと外部バス２ｏとを非接続状態に復帰さ
せると共に、ＨＬ　Ｄ　Ａをハイに立上げることにより
ＤＭＡコントローラ２３に外部バス使用許可を発行する
。これに伴い、Ｃ（７） Ｐ　ｔＪ　＋　１の内部処理とＤＭＡコンｌ−１コーラ
２３によるＩ）　Ｍ　Ａ転送が並行して開始される。

（発明の効果） 以上詳細に説明したように、本発明のデータ処理装置は
、プロセッサ内のｃｐｕが内部処理状態にあればゲート
回路を制御して内部バスと外部バスとを非接続状態にす
ると共に周辺装置に外部バスの使用許可信号を出力する
構成であるから、プロセッサの内部処理と周辺装置によ
る外部バスの使用を並行して行うことが可能となり、デ
ータ処理装置全体としての処理能力が向上するという効
果が奏される。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるデータ処理装置の構
成を示すブロック図、第２図は第１図のデータ処理装置
の動作を説明するためのタイミング・チャートである。 １０・・・マイクロプロセツサ、１】・・・ＣＰＵ、１
１０・・・ＣＰＵＩＩの内部バス、１１ａ・・・タイミ
ング・制御回路、Ｉ２・・・ロー（８） カルメモリ、Ｉ３・・・ゲート回路、２０・外部バス、
２１・・・人出力インタフェース回路、２２・・・ハソ
ファメモリ、２３・・・Ｄ　Ｍ　Ａコントローラ。

Claims (1)

1. 【特許請求の範囲】 ＣＰＵ及びこのＣＰＵの内部バスに接続されるローカル
   メモリを備えたプロセッサと、このマイクロプロセッサ
   内のＣＰＵの内部バスに外部バスを介して接続される周
   辺装置とから構成されるデータ処理装置において、 前記ＣＰＵの内部バスと外部バスとを選択的に接続可能
   なゲート回路と、 前記プロセッサ内のＣＰＵが前記外部バスを使用しない
   内部処理状態にあるか否かを検出し内部処理状態にあれ
   ば前記ゲート回路を制御してこの内部バスと前記外部バ
   スとを非接続状態にすると共に前記周辺装置に外部バス
   の使用許可信号を出力する制御手段とを備えたことを特
   徴とするデータ処理装置。