JPH04248587A - 表示制御装置 - Google Patents
表示制御装置Info
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- JPH04248587A JPH04248587A JP1412991A JP1412991A JPH04248587A JP H04248587 A JPH04248587 A JP H04248587A JP 1412991 A JP1412991 A JP 1412991A JP 1412991 A JP1412991 A JP 1412991A JP H04248587 A JPH04248587 A JP H04248587A
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- digit
- display
- signal
- bit
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- 230000015556 catabolic process Effects 0.000 abstract 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 12
- 230000004397 blinking Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000873 masking effect Effects 0.000 description 1
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は表示制御装置に関し、特
に複数桁を表示する蛍光表示管等の表示制御装置に関す
る。
に複数桁を表示する蛍光表示管等の表示制御装置に関す
る。
【０００２】
【従来の技術】従来の表示制御装置の例として蛍光表示
管制御装置の一例を図４に示す。
管制御装置の一例を図４に示す。
【０００３】図４において、従来の表示制御装置は、表
示メモリ１と、セグメントラッチ２と、桁信号発生回路
１０と、高耐圧バッファ４と、バス５とから構成されて
いる。
示メモリ１と、セグメントラッチ２と、桁信号発生回路
１０と、高耐圧バッファ４と、バス５とから構成されて
いる。
【０００４】従来、この種の蛍光表示管制御装置は、ク
ロックＣＫ入力に基づいて桁信号発生回路３で生成した
桁信号の出力タイミングに同期して、表示メモリ１内の
表示データをセグメントラッチ２に次々に読み出し、高
耐圧バッファ４から順次出力して蛍光表示管を駆動する
ことで表示の制御を行なっていた。
ロックＣＫ入力に基づいて桁信号発生回路３で生成した
桁信号の出力タイミングに同期して、表示メモリ１内の
表示データをセグメントラッチ２に次々に読み出し、高
耐圧バッファ４から順次出力して蛍光表示管を駆動する
ことで表示の制御を行なっていた。
【０００５】したがって、表示内容はすべて表示メモリ
１内のデータに依存しており、表示させるセグメント、
及び表示させないセグメントのデータをあらかじめバス
５を介してＣＰＵ（中央演算処理装置）から表示メモリ
１に書き込んでおく必要があった。
１内のデータに依存しており、表示させるセグメント、
及び表示させないセグメントのデータをあらかじめバス
５を介してＣＰＵ（中央演算処理装置）から表示メモリ
１に書き込んでおく必要があった。
【０００６】
【発明が解決しようとする課題】上述した従来の表示制
御装置においては、表示メモリ内のセグメントデータを
順次読み出して出力するため、任意の表示を停止する（
以下、表示断という）場合には、表示メモリ内の該当番
地にブランク情報を書込まなければいけないという欠点
があった。
御装置においては、表示メモリ内のセグメントデータを
順次読み出して出力するため、任意の表示を停止する（
以下、表示断という）場合には、表示メモリ内の該当番
地にブランク情報を書込まなければいけないという欠点
があった。
【０００７】さらに、任意の桁を一定期間表示断させた
あと、再度表示断以前の表示を再開させる、すなわち、
点滅表示の場合は、点滅サイクル間隔で表示メモリへの
ブランク情報書込みと再度同じセグメントデータの書込
みを行なう必要があり、またその点滅表示の規模が大き
ければ大きいほど表示メモリの点滅表示に該当する番地
は増えて、そのすべての番地について一定間隔でセグメ
ントデータをブランク情報に書き換えたりまた再びセグ
メントデータを書込んだりしなければならず、その度に
表示メモリをアクセスするのでトータルの表示メモリ１
へのアクセス時間が長びいてしまい、制御するＣＰＵお
よびソフトウェアへの大きな負担となるという欠点があ
った。
あと、再度表示断以前の表示を再開させる、すなわち、
点滅表示の場合は、点滅サイクル間隔で表示メモリへの
ブランク情報書込みと再度同じセグメントデータの書込
みを行なう必要があり、またその点滅表示の規模が大き
ければ大きいほど表示メモリの点滅表示に該当する番地
は増えて、そのすべての番地について一定間隔でセグメ
ントデータをブランク情報に書き換えたりまた再びセグ
メントデータを書込んだりしなければならず、その度に
表示メモリをアクセスするのでトータルの表示メモリ１
へのアクセス時間が長びいてしまい、制御するＣＰＵお
よびソフトウェアへの大きな負担となるという欠点があ
った。
【０００８】
【課題を解決するための手段】本発明の表示制御装置は
、複数の表示桁を桁信号とセグメント信号により駆動制
御されるセグメント表示形の表示装置の表示制御装置に
おいて、前記表示桁と同数の桁数を有し、それぞれの桁
の前記桁信号の出力の接あるいは断を設定する桁信号設
定レジスタと、前記桁信号設定レジスタの設定に基づい
て、前記桁信号の出力の接あるいは断を制御する桁信号
制御回路とを有するものである。
、複数の表示桁を桁信号とセグメント信号により駆動制
御されるセグメント表示形の表示装置の表示制御装置に
おいて、前記表示桁と同数の桁数を有し、それぞれの桁
の前記桁信号の出力の接あるいは断を設定する桁信号設
定レジスタと、前記桁信号設定レジスタの設定に基づい
て、前記桁信号の出力の接あるいは断を制御する桁信号
制御回路とを有するものである。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】本発明の実施例として、従来例と同様、蛍
光表示管制御装置を例に取りあげる。
光表示管制御装置を例に取りあげる。
【００１１】図１は、本発明の一実施例を示すブロック
図である。
図である。
【００１２】図１において、本発明の表示制御装置は、
表示メモリ１と、セグメントラッチ２と、桁信号発生回
路３と、高耐圧バッファ４と、バス５と、桁表示設定レ
ジスタ６と、コンパレータ７と、桁シフトレジスタ８と
から構成されている。
表示メモリ１と、セグメントラッチ２と、桁信号発生回
路３と、高耐圧バッファ４と、バス５と、桁表示設定レ
ジスタ６と、コンパレータ７と、桁シフトレジスタ８と
から構成されている。
【００１３】本表示制御装置８桁表示の蛍光表示管用で
、バス５を介してＣＰＵに接続されており、ＣＰＵから
表示メモリ１、及び桁表示設定レジスタ６にデータを書
き込める。
、バス５を介してＣＰＵに接続されており、ＣＰＵから
表示メモリ１、及び桁表示設定レジスタ６にデータを書
き込める。
【００１４】次に、本実施例の動作について説明する。
【００１５】桁表示設定レジスタ６は、表示桁の１〜８
桁のうちの桁信号出力の駆動あるいは非駆動を設定する
８ビットのレジスタであり、駆動させる桁に対応するビ
ットに“１”、駆動させない桁に対応するビットに“０
”をバス５を介して設定する。ビット０から７は各々表
示第１桁から第８桁に対応している。
桁のうちの桁信号出力の駆動あるいは非駆動を設定する
８ビットのレジスタであり、駆動させる桁に対応するビ
ットに“１”、駆動させない桁に対応するビットに“０
”をバス５を介して設定する。ビット０から７は各々表
示第１桁から第８桁に対応している。
【００１６】桁シフトレジスタ８は、桁信号の位相（フ
ェイズ）を示す８ビットのシフトレジスタである。
ェイズ）を示す８ビットのシフトレジスタである。
【００１７】桁シフトレジスタ７は初期値が８０Ｈ（末
尾のＨは１６進数であることを表す）であり、クロック
ＣＫ入力のタイミングで順次“１”をシフトする。最上
位ビット（ビット７）の“１”はクロックＣＫ入力によ
るシフト動作で最下位ビット（ビット０）にシフトされ
る。
尾のＨは１６進数であることを表す）であり、クロック
ＣＫ入力のタイミングで順次“１”をシフトする。最上
位ビット（ビット７）の“１”はクロックＣＫ入力によ
るシフト動作で最下位ビット（ビット０）にシフトされ
る。
【００１８】コンパレータ７は、桁表示設定レジスタ６
とシフトレジスタ８の値をビット単位に論理積をとり、
その結果の総論理和を桁信号制御回路３に出力する。す
なわち桁シフトレジスタ８内の唯一“１”であるビット
と対応する桁レジスタ６のビット値が“０”であれば前
記総論理和は“０”となる。また、対応する桁表示レジ
スタ６のビット値が“１”であれば前記総論理和は“１
”となる。
とシフトレジスタ８の値をビット単位に論理積をとり、
その結果の総論理和を桁信号制御回路３に出力する。す
なわち桁シフトレジスタ８内の唯一“１”であるビット
と対応する桁レジスタ６のビット値が“０”であれば前
記総論理和は“０”となる。また、対応する桁表示レジ
スタ６のビット値が“１”であれば前記総論理和は“１
”となる。
【００１９】桁信号発生回路３では、クロックＣＫから
生成した１桁から８桁までの全桁信号が各々コンパレー
タ７からの入力との論理積をとる。
生成した１桁から８桁までの全桁信号が各々コンパレー
タ７からの入力との論理積をとる。
【００２０】コンパレータ７の出力値が“１”のときは
、桁信号が通常どおり高耐圧バッファ４に出力され桁信
号は駆動されるが、コンパレータ７の出力値が“０”の
ときは桁信号はマスクされて高耐圧バッファ４には出力
されず、その桁信号は駆動されない。
、桁信号が通常どおり高耐圧バッファ４に出力され桁信
号は駆動されるが、コンパレータ７の出力値が“０”の
ときは桁信号はマスクされて高耐圧バッファ４には出力
されず、その桁信号は駆動されない。
【００２１】図２は、図１に示す実施例において蛍光表
示管において蛍光表示管をダイナミック駆動するとき、
第２桁目を表示させない動作時のタイミングチャートで
ある。
示管において蛍光表示管をダイナミック駆動するとき、
第２桁目を表示させない動作時のタイミングチャートで
ある。
【００２２】桁表示設定レジスタには、第２桁目に対応
するビット１のみ“０”としたデータＦＤＨを設定して
おく。
するビット１のみ“０”としたデータＦＤＨを設定して
おく。
【００２３】フェイズ１では桁シフトレジスタ８はクロ
ックＣＫ入力に同期して、前述の様に最上位ビットから
最下位ビットへのシフトが行なわれるためレジスタの値
は初期値８０Ｈから０１Ｈとなる。ここでは桁表示設定
レジスタ６の値とシフトレジスタ８の値との各ビット間
の論理積をとった結果、ビット０が“１”となるため、
コンパレータ７の出力値は“１”を出力する。そのため
桁信号発生回路３の出力はマスクされることなく、桁信
号を高耐圧バッファ４に出力し、第１桁目の表示を行な
う。
ックＣＫ入力に同期して、前述の様に最上位ビットから
最下位ビットへのシフトが行なわれるためレジスタの値
は初期値８０Ｈから０１Ｈとなる。ここでは桁表示設定
レジスタ６の値とシフトレジスタ８の値との各ビット間
の論理積をとった結果、ビット０が“１”となるため、
コンパレータ７の出力値は“１”を出力する。そのため
桁信号発生回路３の出力はマスクされることなく、桁信
号を高耐圧バッファ４に出力し、第１桁目の表示を行な
う。
【００２４】フェイズ２では、桁シフトレジスタ８はク
ロックＣＫ入力に同期してシフトを行ない、レジスタの
値は０１Ｈから０２Ｈとなる。ここでは桁表示設定レジ
スタ６の値と桁シフトレジスタ８の値との各ビット間の
論理積をとった結果、全ビット“０”となるため、コン
パレータ７の出力値は“０”を出力する。そのため桁信
号発生回路３で桁信号はマスクされ、桁信号は出力され
ず、第２桁目は表示をされない。
ロックＣＫ入力に同期してシフトを行ない、レジスタの
値は０１Ｈから０２Ｈとなる。ここでは桁表示設定レジ
スタ６の値と桁シフトレジスタ８の値との各ビット間の
論理積をとった結果、全ビット“０”となるため、コン
パレータ７の出力値は“０”を出力する。そのため桁信
号発生回路３で桁信号はマスクされ、桁信号は出力され
ず、第２桁目は表示をされない。
【００２５】フェイズ３以降は、フェイズ１と同様に桁
シフトレジスタ８が“１”のビットはコンパレータ７に
よるビット間の論理積の結果が“１”となるため、マス
クされることなく桁表示は行なわれる。
シフトレジスタ８が“１”のビットはコンパレータ７に
よるビット間の論理積の結果が“１”となるため、マス
クされることなく桁表示は行なわれる。
【００２６】次に、本発明の第二の実施例について説明
する。
する。
【００２７】第３図は、本発明の第二の実施例を示すブ
ロック図である。第３図において、本実施例の第一の実
施例との相違点は、第一の実施例におけるコンパレータ
７と、桁シフトレジスタ８の代りに桁信号マスク回路９
を用いることである。
ロック図である。第３図において、本実施例の第一の実
施例との相違点は、第一の実施例におけるコンパレータ
７と、桁シフトレジスタ８の代りに桁信号マスク回路９
を用いることである。
【００２８】第一の実施例では、あらかじめ桁表示設定
レジスタ６と桁シフトレジスタ８を比較することでその
位相における桁信号の出力をマスクするのに対し、本実
施例では桁表示設定レジスタ８に設定したデータを桁信
号マスク回路９に入力することにより、桁信号発生回路
３からの桁信号出力を直接マスクするものである。
レジスタ６と桁シフトレジスタ８を比較することでその
位相における桁信号の出力をマスクするのに対し、本実
施例では桁表示設定レジスタ８に設定したデータを桁信
号マスク回路９に入力することにより、桁信号発生回路
３からの桁信号出力を直接マスクするものである。
【００２９】次に、本実施例の動作について説明する。
【００３０】桁表示設定レジスタ６は、第一の実施例と
同様に各桁信号出力の駆動または非駆動を設定する８ビ
ットレジスタである。
同様に各桁信号出力の駆動または非駆動を設定する８ビ
ットレジスタである。
【００３１】桁信号発生回路３は、図４の従来回路と同
様に、クロックＣＫの入力に同期して８本の桁信号を順
次出力する。
様に、クロックＣＫの入力に同期して８本の桁信号を順
次出力する。
【００３２】桁表示設定レジスタ６と桁信号発生回路３
の出力は、桁信号マスク回路９に入力される。
の出力は、桁信号マスク回路９に入力される。
【００３３】桁信号マスク回路９では、前記２入力の各
々のビット毎に論理積をとる。
々のビット毎に論理積をとる。
【００３４】桁信号発生回路３の８本の桁信号出力はク
ロックＣＫの入力に同期して順次各フェイズに対応した
８本中の１本が“１”となる。この“１”となった桁信
号に対応する桁表示設定レジスタ６のビットが“０”の
場合は桁信号はマスクされて高耐圧バッファ４に出力さ
れず駆動されない。桁信号発生回路３の出力の対応する
ビットが“１”の場合には桁信号は高耐圧バッファ４に
出力され駆動される。
ロックＣＫの入力に同期して順次各フェイズに対応した
８本中の１本が“１”となる。この“１”となった桁信
号に対応する桁表示設定レジスタ６のビットが“０”の
場合は桁信号はマスクされて高耐圧バッファ４に出力さ
れず駆動されない。桁信号発生回路３の出力の対応する
ビットが“１”の場合には桁信号は高耐圧バッファ４に
出力され駆動される。
【００３５】前述の８本中残りの７本もそれぞれ桁表示
設定レジスタ６の対応するビットと論理積をとるが、桁
信号が“０”であるため、７本ともマスクされて高耐圧
バッファ４に出力されず駆動しない。
設定レジスタ６の対応するビットと論理積をとるが、桁
信号が“０”であるため、７本ともマスクされて高耐圧
バッファ４に出力されず駆動しない。
【００３６】
【発明の効果】以上説明したように本発明は、桁単位の
表示出力の接または断の設定が表示メモリの内容を書換
えることなく可能であるという効果がある。
表示出力の接または断の設定が表示メモリの内容を書換
えることなく可能であるという効果がある。
【００３７】さらに、点滅表示を行う場合、点滅表示の
規模にかかわらず、一つのレジスタへの書込を行なうだ
けで可能であり、制御用ＣＰＵおよびソフトウェアの負
担も最小限で済むという効果がある。
規模にかかわらず、一つのレジスタへの書込を行なうだ
けで可能であり、制御用ＣＰＵおよびソフトウェアの負
担も最小限で済むという効果がある。
【図１】本発明の表示制御装置の一実施例を示すブロッ
ク図である。
ク図である。
【図２】本実施例の表示制御装置における動作の一例を
示すタイムチャートである。
示すタイムチャートである。
【図３】本発明の表示制御装置の第２の実施例を示すブ
ロック図である。
ロック図である。
【図４】従来の表示制御装置の一例を示すブロック図で
ある。
ある。
１ 表示メモリ
２ セグメントラッチ
３ 桁信号発生回路
４ 高耐圧バッファ
５ バス
６ 桁表示設定レジスタ
７ コンパレータ
８ 桁シフトレジスタ
９ 桁信号マスク回路
１０ 桁信号発生回路
Claims (1)
- 【請求項１】 複数の表示桁を桁信号とセグメント信
号により駆動制御されるセグメント表示形の表示装置の
表示制御装置において、前記表示桁と同数の桁数を有し
、それぞれの桁の前記桁信号の出力の接あるいは断を設
定する桁信号設定レジスタと、前記桁信号設定レジスタ
の設定に基づいて、前記桁信号の出力の接あるいは断を
制御する桁信号制御回路とを有することを特徴とする表
示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014129A JP2740359B2 (ja) | 1991-02-05 | 1991-02-05 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014129A JP2740359B2 (ja) | 1991-02-05 | 1991-02-05 | 表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04248587A true JPH04248587A (ja) | 1992-09-04 |
| JP2740359B2 JP2740359B2 (ja) | 1998-04-15 |
Family
ID=11852524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3014129A Expired - Lifetime JP2740359B2 (ja) | 1991-02-05 | 1991-02-05 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2740359B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019033837A (ja) * | 2017-08-10 | 2019-03-07 | 株式会社オリンピア | 遊技機 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279833A (en) * | 1975-12-26 | 1977-07-05 | Casio Comput Co Ltd | Display system |
| JPS56139196U (ja) * | 1980-03-19 | 1981-10-21 |
-
1991
- 1991-02-05 JP JP3014129A patent/JP2740359B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279833A (en) * | 1975-12-26 | 1977-07-05 | Casio Comput Co Ltd | Display system |
| JPS56139196U (ja) * | 1980-03-19 | 1981-10-21 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019033837A (ja) * | 2017-08-10 | 2019-03-07 | 株式会社オリンピア | 遊技機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2740359B2 (ja) | 1998-04-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971216 |