JPH0424896B2 - - Google Patents

Description

【発明の詳細な説明】

この発明はPCMデイジタル情報信号中の誤り
データを補正して再生アナログ信号の忠実度を良
好とするためのデイジタル情報信号の補正装置に
関する。 音声信号等のアナログ情報信号を例えば２進コ
ードに変換して伝送若しくは記録媒体へ記録しそ
れを受信若しくは再生して復号化し、再び元のア
ナログ情報信号を得るPCM（パルスコード変調）
システムにおいては、受信若しくは再生された２
進コードデータ中に誤りがあると復号化して得ら
れるアナログ信号は元のアナログ信号とは異なつ
たものとなる。特に２進コード中の上位ビツトが
誤つていると再生アナログ信号に大きなパルス状
ノイズが現出する。かかる好ましからざる現象を
避けるべく、一般には２進データと共に誤り検出
用のチエツクビツト等を伝送して再生データ中に
誤りがあるかどうかを判定し誤りの補正を行つ
て、ノイズ削減がなされる。この場合誤り訂正符
号がデータと共に記録、伝送されていれば、誤つ
ているデータを正しいデータに訂正する操作がな
され訂正不可能な場合において誤り補正がなされ
るものである。 この誤り補正の比較的簡単な方法として平均値
補間法（線形補間法）が良く知られている。これ
は、あるサンプル値のデータに誤りがある場合、
このサンプル値の直前の正しいサンプル値と直後
の正しいサンプル値との平均値を求めてこれを誤
りデータの代りに用いるものである。 この平均値補間法によつて実用上十分な補正を
なすことができかつ回路素子数の少ないPCMデ
イジタル情報信号の誤り補正装置として特開昭56
−78256号公報に記載の装置がある。この装置は、
ある１つのサンプル値を表わす所定ビツト数の２
進データに誤りが生じた場合、再生復号信号に大
きな影響を与える上位ビツト群のみを補正しよう
とするものであつて、誤りデータの直前の正しい
データとこの誤りデータの後に続く正しいデータ
との互いに対応する各上位ビツト群の平均値に相
当するデータを算出してこの平均データを誤りデ
ータの対応する上位ビツト群と置換する構成とな
つている。ところが、かかる装置においては例え
ば１サンプル16ビツトのデータをバイト（８ビツ
ト）単位で処理しようとすると構成が複雑となつ
て却つて回路素子数が増大するという欠点があ
る。 また、１サンプル16ビツトのデータをバイト単
位で処理する様な処理単位の変更に際して単位時
間内に処理できるデータ数を変化させたくない場
合には回路動作を高速にする必要が生じる。 そこで、本発明の目的は構成を複雑にすること
なく処理単位の変更に対応することができると共
に構成が簡単で高速動作が可能なデイジタル情報
信号の誤り補正装置を提供することである。 本発明による誤り補正装置は、正しいデータの
みを供給する第１データ供給回路と、２つの入力
端子を有して前記２つの入力端子にそれぞれ供給
されたデータの平均値に相当するデータを算出発
生する平均値算出回路と、第１データ供給回路よ
り供給されたデータを一時記憶し記憶したデータ
を前記平均値算出回路の一方の入力端子に供給す
るデータ記憶回路と、エラー検出信号記憶回路の
記憶内容が誤つたデータの到来を示したときのみ
オンとなりデータ記憶回路の出力をその入力に供
給せしめる第１スイツチ回路と、平均値算出回路
の２つの入力端子間に接続され誤りデータに続く
正しいデータが到来したときのみオフとなる第２
スイツチ回路と、誤りデータに続く正しいデータ
が到来したときのみ到来したデータを平均値算出
回路の他方の入力端子に供給する第２データ供給
回路とを含み、平均値算出回路における算出結果
を出力データとする構成となつている。 以下、本発明を添付図面を参照して詳細に説明
する。 第１図は一般的なPCM復号器の一部概略を示
すブロツク図であり、入力されたPCMデータ信
号からクロツク信号抽出回路１及びタイミングコ
ントロール回路２によりデータに同期したクロツ
ク信号が作られ、このクロツク信号を用いてデー
タ抽出回路３においてデータの抽出がなされる。
エラー検出回路４にて誤りデータの検出がなさ
れ、エラーの有無を示すエラー指示ビツト信号が
付加されてメモリ５へ書込まれる。当該メモリ５
においては１つのサンプル値を示すデータ毎に並
列データとして記憶されるように構成されてお
り、メモリ書込み制御はタイミングコントロール
回路２の制御信号のもとに行われる。メモリから
の読出しは基準クロツク信号発生回路６で作られ
たクロツク信号をもとにして行われ、メモリへの
書込みと読出しとを独立したクロツク信号により
行うことによつて入力PCMデータ信号の時間的
変動の補正がなされる。メモリから読出されたデ
ータはエラー補正回路７にて補正をうけた後Ｄ／
Ａコンバータ８に入力されてアナログ信号に変換
され、以後アナログ処理が適当になされるもので
ある。尚、９は基準クロツク信号発生回路６から
のクロツク信号によつてメモリ５、エラー補正回
路７及びＤ／Ａコンバータ８を制御するタイミン
グ信号を発生するタイミングコントロール回路を
示す。 第２図は、第１図に示したPCMデコーダにお
けるエラー補正回路７の本発明の一実施例を示す
ブロツク図である。第２図において、Ｎビツトの
並列バイナリデータ信号がこれら各ビツトを並列
に一時記憶するためのＮビツト並列レジスタ１０
へ印加される。レジスタ１０は、供給されたデー
タを入力データが到来する毎に発生する第１所定
クロツクによつて一時記憶する。このレジスタ１
０の出力は、第１データ供給回路としてのスイツ
チ回路１１及び第２データ供給回路としてのスイ
ツチ回路１２に供給される。スイツチ回路１１及
び１２は、共に例えばレジスタ１０の出力におけ
る各ビツトに対応する信号がそれぞれ一方の入出
力端子に供給されかつ各制御入力端子が共通接続
されたＮ個のアナログスイツチで形成されてい
る。スイツチ回路１１を形成するＮ個のアナログ
スイツチの他方の入出力端子よりＮビツト並列バ
イナリデータ信号がデータ記憶回路としてのＮビ
ツト並列レジスタ１３に供給する。レジスタ１３
は、レジスタ１０と同様に供給されたデータを第
１所定クロツクによつて一時記憶する。このレジ
スタ１３の入力端子と出力端子間にはスイツチ回
路１４が接続されている。また、レジスタ１３の
出力は平均値算出回路１５の入力端子Ｂに供給さ
れると共にスイツチ回路１６を介して平均値算出
回路１５の入力端子Ａに供給される。スイツチ回
路１４及び１６は、スイツチ回路１１或いは１２
と同様の構成となつている。平均値算出回路１５
の入力端子Ａにはスイツチ回路１２を形成するＮ
個のアナログスイツチの他方の入出力端子よりＮ
ビツト並列バイナリデータ信号も供給される。平
均値算出回路１５において入力端子Ａ，Ｂの各々
に供給されたＮビツト並列バイナリデータ信号が
含むデータの平均値に相当するＮビツトのデータ
が算出されてＮビツト並列レジスタ１７に供給さ
れる。レジスタ１７は、レジスタ１０或いは１３
と同様に供給されたデータを第１所定クロツクに
よつて一時記憶する。このレジスタ１７の出力が
誤り補正されたデータ出力として用いられる。 一方、スイツチ回路１１，１２，１４，１６の
オンオフ制御のためにエラー検出信号が用いられ
ている。すなわち、エラー検出信号を一時記憶す
る１ビツトレジスタ１８とこの出力を同じく一時
記憶する１ビツトレジスタ１９とが設けられてい
る。レジスタ１８，１９は共に第１所定クロツク
若しくは繰り返し周波数が第１所定クロツクと同
一でありかつ発生時刻が第１所定クロツクと異な
る他のクロツクによつて、供給されたデータを一
時記憶する。そして、レジスタ１８，１９の出力
は図示せぬ制御信号発生回路に供給される。この
制御信号発生回路は、第１表に示す如く第１ない
し第４データ中継回路としてのスイツチ回路１
１，１２，１４，１６の状態が定まるように各ス
イツチ回路におけるアナログスイツチの共通接続
された制御入力端子に制御信号を供給する。

【表】 以上の構成において、入力データにおける１サ
ンプル値を形成するＮ個のビツト全てが同時にレ
ジスタ１０に一時記憶される。また、記憶された
入力データに対応するエラー検出信号がレジスタ
１８に記憶されると共にレジスタ１０に記憶され
た入力データの１つ前の入力データに対応するエ
ラー検出信号がレジスタ１８からレジスタ１９に
シフトされる。これらレジスタ１８及び１９の記
憶内容が共に“０”の場合すなわち到来した入力
データが連続して正しい場合、スイツチ回路１１
及び１６がオンとなりかつスイツチ回路１２及び
１４がオフとなる。そうすると、平均値算出回路
１５の算出結果がレジスタ１３の出力データx_oと
したときに（x_o＋x_o）／２＝x_oとなつてレジスタ
１３の出力データがそのままレジスタ１７に供給
されることにより、入力データは第１所定クロツ
クの発生タイミングでレジスタ１０，１３，１７
に順次シフトされていく。 次に入力データに誤りが生じて誤りデータがレ
ジスタ１０に一時記憶されると共にレジスタ１８
の記憶内容が“１”になりかつレジスタ１９の記
憶内容が“０”になるとスイツチ回路１１及び１
２がオフとなりかつスイツチ回路１４及び１６が
オンとなる。このときレジスタ１０に記憶された
誤りデータ及びレジスタ１３に記憶された誤りデ
ータの１つ前の正しいデータをそれぞれx_n，x_n
−１とすればレジスタ１３の入力端にはスイツチ
回路１４の作用によつてレジスタ１３の出力デー
タであるx_n−１が供給され、また平均値算出回
路１５より出力されるデータもx_n-1となる。この
ため、次の入力データをx_n+1としデータx_n+1には
誤りが存在しないとすると第１所定クロツクのタ
イミングでレジスタ１０，１３，１７の記憶内容
は更新されてそれぞれx_n+1，x_n-1，x_n-1となり、
レジスタ１３には誤りデータx_nの代りに１つ前
の正しいデータx_n-1が記憶されることになる。こ
れらレジスタ１０，１３，１７の各々の記憶内容
の更新に伴つてレジスタ１８及び１９の記憶内容
も更新されてレジスタ１８及び１９の記憶内容は
それぞれ“０”，“１”となる。そうすると、スイ
ツチ回路１１及び１２がオンとなりかつスイツチ
回路１４及び１６がオフとなつて平均値算出回路
１５の入力端子Ａにはスイツチ回路１２の作用に
よつてレジスタ１０よりデータx_n+1が供給される
と共に入力端子Ｂにはレジスタ１３よりデータ
x_n-1が供給されることとなる。このため、平均値
算出回路１５より（x_n+1＋x_n-1）／２なるデータ
がレジスタ１７に供給される。従つて、次の入力
データをx_n+2とすると第１所定クロツクのタイミ
ングでレジスタ１０，１３，１７の記憶内容が更
新されてそれぞれx_n+2，x_n+1，（x_n+1＋x_n-1）／
２となり、平均値補間法によつて誤り補正された
データがレジスタ１７より出力されることとな
る。 次に入力データに誤りが連続して発生しレジス
タ１８，１９の記憶内容が共に“１”となつたと
きスイツチ回路１１及び１２がオフとなりかつス
イツチ回路１４及び１６がオンとなつてレジスタ
１８，１９の記憶内容がそれぞれ“１”，“０”の
とき同一の状態となる。このため、誤りデータの
１つ前のデータが連続してレジスタ１７より出力
されることになる。その後、正しいデータが到来
するとレジスタ１８，１９の記憶内容がそれぞれ
“０”，“１”となつて平均値補間法による誤り補
正がなされてすべてのエラーデータの補正が完了
することになる。 ここで、平均値を算出する平均値算出回路１４
の構成はバイナリコードの表現形式により異なる
が一例として第２表に示すようなオフセツトバイ
ナリコード表現形式であれば第２図に示すような
回路を用いることが可能である。オフセツトバイ
ナリコード化された２つの数の平均値を求めるに
は、２つの数を加算しキヤリイ（桁上げ）ビツト
を含めた結果を右（LSB）方向へ１ビツトシフ
トすればよい。

【表】 例えば10進数において１と３の平均値（１＋
３）／２＝２はオフセツトバイナリコードによつ
て次のようになる。 他の数についても同様となる。但し、少数点以
下は結果が正数のとき切り捨て、負数のときは切
り上げるものとする。従つて、第３図のようにＮ
ビツト全加算器を用い、そのキヤリイ入力端子
C_INを接地し、キヤリイ出力（C_OUT）を平均値デ
ータのMSBとし加算結果のMSB（S_N）をMSB−
１ビツトとし、以下順次１ビツトずつずらせて加
算結果の２ビツト目（S₂）をLSBとすればよい
ことになる。 尚、上記実施例において１つのチヤンネルにお
ける１サンプルデータからなる入力データが連続
して到来するとしたが、複数チヤンネル分のデー
タが時分割多重化により順次到来する場合にはデ
ータ記憶回路としてＮビツト並列レジスタ１３の
他にレジスタ１３に直列にチヤンネル数の増加分
だけＮビツト並列レジスタを接続して設け、さら
にエラー検出信号記憶回路として１ビツトレジス
タ１８，１９の他にレジスタ１８，１９の間に１
ビツトレジスタをチヤンネル数の増加分だけ直列
に接続して設けてレジスタ１０及びデータ記憶回
路に一時記憶されているデータのエラー情報を保
持するようにすればよい。 又、上記実施例においては１データを形成する
全ビツトが同時に処理されていたが、本発明によ
り誤り補正装置においては任意のビツト数単位で
データを処理して誤り補正をなすようにすること
ができる。第４図の回路は16ビツト並列データを
バイト（８ビツト）単位で処理して誤り補正をな
すものである。第４図において、スイツチ回路１
１，１２，１４，１６、平均値算出回路１５及び
レジスタ１８，１９は第２図と同様に接続されて
いる。しかしながら、本例においてはスイツチ回
路１１，１２，１４，１６の各々を形成するアナ
ログスイツチの個数が８となつておりかつ平均値
算出回路１５は８ビツト全加算器によつて形成さ
れている。また、レジスタ１０，１３は共に８ビ
ツト並列レジスタ構成となつておりかつレジスタ
１０，１３にはそれぞれ８ビツト並列レジスタ２
０，２１が直列に接続されている。レジスタ１
０，１３，２０，２１は共に前記第１所定クロツ
クの２倍の繰り返し周波数をもつて発生する第２
所定クロツクによつて供給されたデータの上位１
バイト若しくは下位１バイドを一時記憶する。そ
して、レジスタ２０の出力はスイツチ回路１１及
び１２に供給され、レジスタ２１の出力は平均値
算出回路１５の入力端子Ｂに供給されると共にス
イツチ回路１６を介して平均値算出回路１５の入
力端子Ａ及びスイツチ回路１４を介してレジスタ
１３に供給される。また、レジスタ１７は９ビツ
ト並列レジスタ構成になつている。平均値算出回
路１５を形成する８ビツト全加算器の加算出力Σ
及びキヤリイ出力（C_OUT）は、このキヤリイ出力
がMSBとなり加算出力がそれに続く８ビツトと
なるようにレジスタ１６に印加されている。８ビ
ツト全加算器の加算出力におけるLSBを除いた
７ビツトは７ビツト並列レジスタ２２に印加され
ている。レジスタ１７，２２には第２所定クロツ
クが交互に供給されるようになつており、レジス
タ１７，２２は８ビツト全加算器の出力を交互に
一時記憶する。そして、このレジスタ１７の出力
が出力データの上位９ビツトを形成しレジスタ２
２の出力が出力データの下位７ビツトを形成す
る。８ビツト全加算器のキヤリイ出力は１ビツト
レジスタ２３に供給される。１ビツトレジスタ２
３にはレジスタ２２と同時に第２所定クロツクが
供給されるようになつており、レジスタ２２が加
算出力を一時記憶すると同時にレジスタ２３がキ
ヤリイ出力を一時記憶する。このレジスタ２３の
出力は８ビツト全加算器のキヤリイ入力端子C_IN
に印加される。 以上の構成においては第２所定クロツクが発生
する毎に下位１バイト、上位１バイトの順に順次
処理され、この第２所定クロツクが２回発生する
毎に第２図の回路と同様にして１つのデータの誤
り補正がなされる。 第５図の回路は、データを１ビツトずつ時系列
的に処理して誤り補正をなすものである。第５図
において、レジスタ１０，１３，１８，１９、ス
イツチ回路１１，１２，１４，１６及び平均値算
出回路１５は第２図と同様に接続されている。し
かしながら、本例においてはレジスタ１０，１３
は共に１ビツトレジスタ構成となつている。そし
て、これらレジスタ１０，１３は前記第１所定ク
ロツクの繰り返し周波数の16倍の繰り返し周波数
をもつて発生する第３所定クロツクによつて供給
されたビツトを一時記憶する。また、スイツチ回
路１１，１２，１４，１６の各々を形成するアナ
ログスイツチの個数が１となつておりかつ平均値
算出回路１４は１ビツト全加算器によつて形成さ
れている。この１ビツト全加算器の加算出力Σは
３ステートバツフアゲート２４を介して16ビツト
シフトレジスタ等からなるシリアルパラレル変換
器２５に供給される。１ビツト全加算器のキヤリ
イ出力（C_OUT）は１ビツトレジスタ２６に供給さ
れる。シリアルパラレル変換器２５及びこのレジ
スタ２６には第３所定クロツクが供給されてお
り、レジスタ２６はキヤリイ出力を第３所定クロ
ツクの発生タイミングで一時記憶する。このレジ
スタ２６の出力は１ビツト全加算器のキヤリイ入
力端子C_INに供給されると共に３ステートバツフ
アゲート２７を介してシリアルパラレル変換器２
５に供給される。バツフアゲート２４，２７の各
制御入力端子には出力データのMSBに対応する
キヤリイ出力をレジスタ２５が一時記憶したとき
にバツフアゲート２４，２７のうちバツフアゲー
ト２７のみが活性化されるように例えば第３所定
クロツクによつてカウントアツプする16進カウン
タ（図示せず）のキヤリイ出力及びその反転信号
がそれぞれ供給されている。 以上の構成において、入力データはLSBから
順にMSBまで１ビツトずつ時系列的に順次レジ
スタ１０に供給される。スイツチ回路１１，１
２，１４，１６は第２図の回路と同様にレジスタ
１８，１９の記憶内容に応じて動作する。そし
て、前記１ビツト全加算器の加算出力がLSB＋
１ビツト目からMSBまでバツフアゲート２４を
介して順次シリアルパラレル変換器２５に印加さ
れたのち出力データのMSBに対応するキヤリイ
出力が一時記憶されたレジスタ２６の出力がバツ
フアゲート２７を介してシリアルパラレル変換器
２５に印加される。このシリアルパラレル変換器
２５により出力された16ビツト並列データが誤り
補正されたデータとして用いられる。 以上詳述した如く本発明による誤り補正装置
は、誤りデータに続く正しいデータが到来したと
きにオンとなつてレジスタ１０の出力をスイツチ
回路１１，１４，１６のいずれをも介することな
く平均値算出回路１５に直接供給するスイツチ回
路１２が設けられているのでスイツチ回路等によ
る信号遅延が少ないこととなつて高速動作が可能
になつている。従つて、本発明によれば必要とさ
れるチヤンネル数、システムの動作スピード、周
辺回路の複雑さ等を考慮して処理単位を任意に設
定することによるシステムの最適化が可能とな
る。また、スイツチ回路１１，１２，１４，１６
はMOS電界効果トランジスタのスイツチングト
ランジスタを用いて実現できるので本発明による
誤り補正装置はIC化に適した装置となつている。
また、本発明による誤り補正装置においてはスイ
ツチ回路１２が設けられているためスイツチ回路
１４として双方向性のものを用いる必要がないこ
とにもなるのである。

【図面の簡単な説明】

第１図は、一般的なPCM信号誤り補正回路を
含む復号装置の一部ブロツク図、第２図は、本発
明の一実施例を示す回路ブロツク図、第３図は、
平均値算出回路の一例を示す図、第４図は、本発
明の他の実施例を示す回路ブロツク図、第５図
は、本発明の更に他の実施例を示す回路ブロツク
図である。 主要部分の符号の説明、１０，１３，１７，１
８，１９，２０，２１，２２，２３，２５，２６
……レジスタ、１１，１２，１４，１６……スイ
ツチ回路、１５……平均値算出回路、２４，２７
……バツフアゲート。

Claims (1)

【特許請求の範囲】
1. １ 所定ビツト数のデータ列の各データ中の誤り
   を検出してエラー検出信号を発生しこのエラー検
   出信号に応答して誤りデータの補正をなす誤り補
   正装置であつて、前記データ列中の最新データ及
   びこれの直前データにそれぞれ対応する前記エラ
   ー検出信号を一時記憶するエラー検出信号記憶回
   路と、前記エラー検出信号記憶回路の前記最新デ
   ータに対応する記憶内容が前記エラー検出信号を
   含まないときのみ前記データの中継をなす第１デ
   ータ中継回路１１と、２つの入力端子を有し前記
   ２つの入力端子にそれぞれ供給されたデータの平
   均値に相当するデータを算出する平均値算出回路
   １５と、前記第１データ中継回路により中継され
   たデータを一時記憶し記憶したデータを前記平均
   値算出回路の一方の入力端子に供給するデータ記
   憶回路１３と、前記エラー検出信号記憶回路の記
   憶内容が前記最新データの誤りを示したときのみ
   前記データ記憶回路からのデータ出力をその前記
   データ記憶回路の入力側に帰還せしめる第３デー
   タ中継回路１４と、前記平均値算出回路の２つの
   入力端子間に接続された前記エラー検出信号記憶
   回路の記憶内容が誤りのデータに続く最新データ
   が正しいことを示したときのみオフとなる第４デ
   ータ中継回路１６と、前記エラー検出信号記憶回
   路の記憶内容が誤りのデータに続く最新データが
   正しいことを示したときのみ前記データ列を前記
   平均値算出回路の他方の入力端子に中継する第２
   データ中継回路１２とを含み、前記平均値算出回
   路における算出結果を出力データとすることを特
   徴とするデイジタル情報信号の誤り補正装置。