JPH04249370A - フォトトライアック - Google Patents
フォトトライアックInfo
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- JPH04249370A JPH04249370A JP1415791A JP1415791A JPH04249370A JP H04249370 A JPH04249370 A JP H04249370A JP 1415791 A JP1415791 A JP 1415791A JP 1415791 A JP1415791 A JP 1415791A JP H04249370 A JPH04249370 A JP H04249370A
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- gate
- mosfet
- diffusion region
- diffusion regions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ゼロクロス機能として
のＭＯＳＦＥＴを内蔵したフォトトライアックの改良に
関するものである。
のＭＯＳＦＥＴを内蔵したフォトトライアックの改良に
関するものである。
【０００２】
【従来の技術】図２はＭＯＳＦＥＴを内蔵した従来のフ
ォトトライアックの略断面図である。
ォトトライアックの略断面図である。
【０００３】Ｎ型基板１の表面に、Ｐ型のＰゲート拡散
領域２，３およびその両側にＰ＋ 型のアノード拡散領
域４，５が左右対称に形成されている。それぞれのアノ
ード拡散領域４，５の中にＰ− 型のウェル拡散領域６
，７が形成されている。
領域２，３およびその両側にＰ＋ 型のアノード拡散領
域４，５が左右対称に形成されている。それぞれのアノ
ード拡散領域４，５の中にＰ− 型のウェル拡散領域６
，７が形成されている。
【０００４】さらにウェル拡散領域６，７のそれぞれの
表面にＮ＋ 型のソース拡散領域８、９とドレイン拡散
領域１０，１１を形成し、それらの表面にゲート酸化膜
１２，１３を形成して、１対のＭＯＳＦＥＴが構成され
ている。これらのＭＯＳＦＥＴによりゼロクロス機能が
付加される。Ｐゲート拡散領域２，３のそれぞれの表面
には、Ｎ＋ 型のカソード拡散領域１４，１５が設けら
れている。前述の各領域の端部を含むＮ型基板１の表面
は、パシベーションのために酸素ドープ半絶縁性ポリシ
リコン膜１６で被覆されている。Ｎ型基板１の不純物濃
度は、一般に１０１３〜１０１５ｃｍ−３である。
表面にＮ＋ 型のソース拡散領域８、９とドレイン拡散
領域１０，１１を形成し、それらの表面にゲート酸化膜
１２，１３を形成して、１対のＭＯＳＦＥＴが構成され
ている。これらのＭＯＳＦＥＴによりゼロクロス機能が
付加される。Ｐゲート拡散領域２，３のそれぞれの表面
には、Ｎ＋ 型のカソード拡散領域１４，１５が設けら
れている。前述の各領域の端部を含むＮ型基板１の表面
は、パシベーションのために酸素ドープ半絶縁性ポリシ
リコン膜１６で被覆されている。Ｎ型基板１の不純物濃
度は、一般に１０１３〜１０１５ｃｍ−３である。
【０００５】端子Ｔ１ ，Ｔ２ は外部回路への接続端
子である。端子Ｔ１ は、アノード拡散領域４，カソー
ド拡散領域１５およびソース拡散領域８に、それぞれ電
極（斜線を施した部分）を介して接続されている。また
、Ｐゲート拡散領域３は、ドレイン拡散領域１０に電極
を介して接続されている。一方、端子Ｔ２ は、アノー
ド拡散領域５，カソード拡散領域１４およびソース拡散
領域９に電極を介して接続されている。また、Ｐゲート
拡散領域２は、ドレイン拡散領域１１に電極を介して接
続されている。各ゲート酸化膜１２，１３の表面に形成
されたゲート電極１９，２０は、Ｎ型基板１の周辺部に
形成されたチャネルストッパーとなるＮ＋ 型層２３，
２３に電極を介してそれぞれ接続されている。抵抗２１
はＰゲート拡散領域３とカソード拡散領域１５を接続し
、抵抗２２はＰゲート拡散領域２とカソード拡散領域１
４とを接続しており、それぞれのＭＯＳＦＥＴと並列に
接続されている。
子である。端子Ｔ１ は、アノード拡散領域４，カソー
ド拡散領域１５およびソース拡散領域８に、それぞれ電
極（斜線を施した部分）を介して接続されている。また
、Ｐゲート拡散領域３は、ドレイン拡散領域１０に電極
を介して接続されている。一方、端子Ｔ２ は、アノー
ド拡散領域５，カソード拡散領域１４およびソース拡散
領域９に電極を介して接続されている。また、Ｐゲート
拡散領域２は、ドレイン拡散領域１１に電極を介して接
続されている。各ゲート酸化膜１２，１３の表面に形成
されたゲート電極１９，２０は、Ｎ型基板１の周辺部に
形成されたチャネルストッパーとなるＮ＋ 型層２３，
２３に電極を介してそれぞれ接続されている。抵抗２１
はＰゲート拡散領域３とカソード拡散領域１５を接続し
、抵抗２２はＰゲート拡散領域２とカソード拡散領域１
４とを接続しており、それぞれのＭＯＳＦＥＴと並列に
接続されている。
【０００６】Ｎ型基板１の表面のパシベーション膜とし
て酸素ドープ半絶縁性ポリシリコン膜１６を使用するの
は、チップ表面に配線されるＭＯＳＦＥＴのゲート電極
１９，２０の電位の影響が、Ｎ型基板１の表面に及ばな
いようにして、耐圧の低下を防止するためである。
て酸素ドープ半絶縁性ポリシリコン膜１６を使用するの
は、チップ表面に配線されるＭＯＳＦＥＴのゲート電極
１９，２０の電位の影響が、Ｎ型基板１の表面に及ばな
いようにして、耐圧の低下を防止するためである。
【０００７】酸素ドープ半絶縁性ポリシリコン膜１６の
表面には、さらにシリコンナイトライド膜１７を設け、
これらの表面および電極以外の表面を被覆するように、
シリコン酸化膜１８が形成されている。
表面には、さらにシリコンナイトライド膜１７を設け、
これらの表面および電極以外の表面を被覆するように、
シリコン酸化膜１８が形成されている。
【０００８】図３は前述のような構造のチップの等価回
路図である。それぞれのＰゲート拡散領域２，３とカソ
ード拡散領域１４，１５との間に設けられる抵抗２１，
２２は、イオン注入によってＮ型基板１の表面に形成さ
れる。同図に明らかなように、端子Ｔ１ とＴ２ との
間には、１対のＰＮＰＮ構成のサイリスタが逆方向に並
列に接続され、それぞれがゲート電極１９および２０に
よるＭＯＳＦＥＴの動作によって制御される。
路図である。それぞれのＰゲート拡散領域２，３とカソ
ード拡散領域１４，１５との間に設けられる抵抗２１，
２２は、イオン注入によってＮ型基板１の表面に形成さ
れる。同図に明らかなように、端子Ｔ１ とＴ２ との
間には、１対のＰＮＰＮ構成のサイリスタが逆方向に並
列に接続され、それぞれがゲート電極１９および２０に
よるＭＯＳＦＥＴの動作によって制御される。
【０００９】
【発明が解決しようとする課題】従来のようなフォトト
ライアックの構造においてその耐圧を決定する要素は、
（１） Ｎ型基板１の不純物濃度、 （２） Ｐゲート拡散領域２，３およびアノード拡散
領域４，５の拡散の深さ、 （３） Ｐゲート拡散領域２，３およびアノード拡散
領域４，５のパターン、 （４） 酸素ドープ半絶縁性ポリシリコン膜１６の酸
素濃度、等であり、主としてＮ型基板１の不純物濃度に
よって耐圧が決定される。
ライアックの構造においてその耐圧を決定する要素は、
（１） Ｎ型基板１の不純物濃度、 （２） Ｐゲート拡散領域２，３およびアノード拡散
領域４，５の拡散の深さ、 （３） Ｐゲート拡散領域２，３およびアノード拡散
領域４，５のパターン、 （４） 酸素ドープ半絶縁性ポリシリコン膜１６の酸
素濃度、等であり、主としてＮ型基板１の不純物濃度に
よって耐圧が決定される。
【００１０】一方、ＭＯＳＦＥＴのゲートの破壊電圧を
決定するのは、 （１） ゲート酸化膜１２，１３の厚さ、（２）
ゲート電極１９，２０とＮ型基板１とを接続する配線下
のＳｉＯ２膜１８の厚さ（通常ＣＶＤにより形成される
）、である。一般にゲート酸化膜は正常な酸化膜が必要
とされるため、熱酸化によって形成し、その厚さはプロ
セスの都合から、１．２ミクロン程度が妥当なものであ
った。さらに、しきい値電圧の不安定性の要因となる酸
化膜中のＮａ＋ イオンをゲッタリングにより補足する
ため、酸化膜表面にリンを浅く、たとえば１０００オン
グストローム程度に拡散する。このときゲート酸化膜の
破壊電圧は約９００〜１０００ボルトである。
決定するのは、 （１） ゲート酸化膜１２，１３の厚さ、（２）
ゲート電極１９，２０とＮ型基板１とを接続する配線下
のＳｉＯ２膜１８の厚さ（通常ＣＶＤにより形成される
）、である。一般にゲート酸化膜は正常な酸化膜が必要
とされるため、熱酸化によって形成し、その厚さはプロ
セスの都合から、１．２ミクロン程度が妥当なものであ
った。さらに、しきい値電圧の不安定性の要因となる酸
化膜中のＮａ＋ イオンをゲッタリングにより補足する
ため、酸化膜表面にリンを浅く、たとえば１０００オン
グストローム程度に拡散する。このときゲート酸化膜の
破壊電圧は約９００〜１０００ボルトである。
【００１１】ところが、フォトトライアックの耐圧は、
Ｎ型基板の比抵抗が約４０Ω・ｃｍのものを使用し、酸
素ドープ半絶縁性ポリシリコン膜には、約３０％の酸素
をドープしたものを使用すると、約７００〜９００ボル
トとなる。
Ｎ型基板の比抵抗が約４０Ω・ｃｍのものを使用し、酸
素ドープ半絶縁性ポリシリコン膜には、約３０％の酸素
をドープしたものを使用すると、約７００〜９００ボル
トとなる。
【００１２】したがって、Ｎ型基板１の比抵抗のばらつ
きによって、耐圧の分布が高い方の約９００ボルトに近
く分布すると、ＭＯＳＦＥＴの破壊電圧約９００〜１０
００ボルトとの間に余裕がなくなり、素子を使用する際
に、端子Ｔ１とＴ２ との間に印加される電圧は、その
ままＭＯＳＦＥＴのゲート酸化膜に印加される構造であ
るため、フォトトライアックがブレークダウンする前に
、ＭＯＳＦＥＴが破壊してしまう問題があった。
きによって、耐圧の分布が高い方の約９００ボルトに近
く分布すると、ＭＯＳＦＥＴの破壊電圧約９００〜１０
００ボルトとの間に余裕がなくなり、素子を使用する際
に、端子Ｔ１とＴ２ との間に印加される電圧は、その
ままＭＯＳＦＥＴのゲート酸化膜に印加される構造であ
るため、フォトトライアックがブレークダウンする前に
、ＭＯＳＦＥＴが破壊してしまう問題があった。
【００１３】
【課題を解決するための手段】本発明においては、ＭＯ
ＳＦＥＴを内蔵するフォトトライアックのＮ型基板の表
面に形成されたアノード拡散領域およびＰゲート拡散領
域等のＰ型拡散層に隣接してＰ型拡散領域を形成し、こ
れをＭＯＳＦＥＴのゲートに接続し、このＰ型拡散領域
とＰ型拡散層との間のパンチスルー電圧以下にＭＯＳＦ
ＥＴの動作範囲を制御する。
ＳＦＥＴを内蔵するフォトトライアックのＮ型基板の表
面に形成されたアノード拡散領域およびＰゲート拡散領
域等のＰ型拡散層に隣接してＰ型拡散領域を形成し、こ
れをＭＯＳＦＥＴのゲートに接続し、このＰ型拡散領域
とＰ型拡散層との間のパンチスルー電圧以下にＭＯＳＦ
ＥＴの動作範囲を制御する。
【００１４】
【作用】本発明においては、ＭＯＳＦＥＴのゲートに印
加されるゲート電圧は、Ｐ型拡散領域と、アノード拡散
領域またはＰゲート拡散領域との間のパンチスルー電圧
によって規制され、ゲート電圧は低く制御できるため、
ＭＯＳＦＥＴのゲート酸化膜破壊を低減できる。
加されるゲート電圧は、Ｐ型拡散領域と、アノード拡散
領域またはＰゲート拡散領域との間のパンチスルー電圧
によって規制され、ゲート電圧は低く制御できるため、
ＭＯＳＦＥＴのゲート酸化膜破壊を低減できる。
【００１５】また、ＭＯＳＦＥＴのゲート配線の電位の
影響が小さくなるため、従来使用していたＮ型基板１の
表面のバシベーション膜である酸素ドープ半絶縁性ポリ
シリコン膜１６およびシリコンナイトライド膜１７に代
えてシリコン酸化膜を使用できるようになり、コスト低
減ができる。
影響が小さくなるため、従来使用していたＮ型基板１の
表面のバシベーション膜である酸素ドープ半絶縁性ポリ
シリコン膜１６およびシリコンナイトライド膜１７に代
えてシリコン酸化膜を使用できるようになり、コスト低
減ができる。
【００１６】また、図２の従来の構造ではゲート電極１
９及び２０がチャネルストッパー２３，２３を介してＮ
型基板１に接続されているが、本発明においてはＰ型拡
散領域の電位でＭＯＳＦＥＴを制御する構造になってい
るため、Ｐ型拡散領域はウェル，アノード拡散領域の電
位より若干位相が遅れ、Ｐ型拡散領域の充放電のスピー
ドを制御すれば、半サイクル終了後の転流時に誤動作し
にくくなり、転流特性が向上する。
９及び２０がチャネルストッパー２３，２３を介してＮ
型基板１に接続されているが、本発明においてはＰ型拡
散領域の電位でＭＯＳＦＥＴを制御する構造になってい
るため、Ｐ型拡散領域はウェル，アノード拡散領域の電
位より若干位相が遅れ、Ｐ型拡散領域の充放電のスピー
ドを制御すれば、半サイクル終了後の転流時に誤動作し
にくくなり、転流特性が向上する。
【００１７】
【実施例】図１は本発明の一実施例の略断面図である。
図２の従来例と同一の部分は同一の符号を付してある。
Ｎ型基板１は、たとえばＮ型シリコン単結晶で不純物濃
度が１０１３〜１０１５ｃｍ−３のものを使用する。Ｎ
型基板１の表面の内側には、Ｐ＋ 型のＰゲート拡散領
域２，３と、その外側にアノード拡散領域４，４および
５，５と、さらにその外側にＰ＋ 拡散による浮島状の
Ｐ＋ 型拡散領域２４，２５をボロンを不純物として左
右対称に同時に形成する。このＰ＋ 型拡散領域２４，
２５は、Ｐゲート拡散領域２および３に近接して設ける
こともできる。次に、アノード拡散領域４，４および５
，５に囲まれた部分に、Ｐ− 型のウェル拡散領域６，
７を、ボロンを不純物として形成する。また、Ｐゲート
拡散領域２，３の表面の一部に、Ｎ＋ 型のカソード拡
散領域１４，１５と、表面の周辺部にＮ＋ 型のチャネ
ルストッパー２３，２３をリンを不純物として同時に形
成する。さらに、ウェル拡散領域６，７のそれぞれの表
面に、Ｎ＋ 型のソース拡散領域８，９およびドレイン
拡散領域１０，１１をリンを不純物として形成する。
度が１０１３〜１０１５ｃｍ−３のものを使用する。Ｎ
型基板１の表面の内側には、Ｐ＋ 型のＰゲート拡散領
域２，３と、その外側にアノード拡散領域４，４および
５，５と、さらにその外側にＰ＋ 拡散による浮島状の
Ｐ＋ 型拡散領域２４，２５をボロンを不純物として左
右対称に同時に形成する。このＰ＋ 型拡散領域２４，
２５は、Ｐゲート拡散領域２および３に近接して設ける
こともできる。次に、アノード拡散領域４，４および５
，５に囲まれた部分に、Ｐ− 型のウェル拡散領域６，
７を、ボロンを不純物として形成する。また、Ｐゲート
拡散領域２，３の表面の一部に、Ｎ＋ 型のカソード拡
散領域１４，１５と、表面の周辺部にＮ＋ 型のチャネ
ルストッパー２３，２３をリンを不純物として同時に形
成する。さらに、ウェル拡散領域６，７のそれぞれの表
面に、Ｎ＋ 型のソース拡散領域８，９およびドレイン
拡散領域１０，１１をリンを不純物として形成する。
【００１８】次に、アノード拡散領域４，５の一部と、
Ｐ＋ 型拡散領域２４，２４の一部に、浅いＰ＋ 型拡
散層２６，２６および２７，２７をそれぞれ対向して形
成する。このＰ＋ 型拡散層２６，２６および２７，２
７は、いずれか一方だけにすることもできる。なお、Ｐ
＋型拡散領域２４，２５と、アノード拡散領域４，５と
の間のパンチスルー電圧は、この浅いＰ＋ 拡散層２６
，２６および２７，２７の拡散深さ，濃度，対向距離な
どにより、所定の電圧に精度よく制御し、またＭＯＳＦ
ＥＴのしきい値電圧は、ウェル拡散領域６，７の濃度、
ソース，ドレイン間のチャネル距離、後述するゲート酸
化膜厚さなどにより、パンチスルー電圧より低く制御す
る。
Ｐ＋ 型拡散領域２４，２４の一部に、浅いＰ＋ 型拡
散層２６，２６および２７，２７をそれぞれ対向して形
成する。このＰ＋ 型拡散層２６，２６および２７，２
７は、いずれか一方だけにすることもできる。なお、Ｐ
＋型拡散領域２４，２５と、アノード拡散領域４，５と
の間のパンチスルー電圧は、この浅いＰ＋ 拡散層２６
，２６および２７，２７の拡散深さ，濃度，対向距離な
どにより、所定の電圧に精度よく制御し、またＭＯＳＦ
ＥＴのしきい値電圧は、ウェル拡散領域６，７の濃度、
ソース，ドレイン間のチャネル距離、後述するゲート酸
化膜厚さなどにより、パンチスルー電圧より低く制御す
る。
【００１９】以上Ｐ型，Ｎ型の拡散領域の形成には、ド
ープＣＶＤ法や、イオン注入法、熱拡散法等が用いられ
る。
ープＣＶＤ法や、イオン注入法、熱拡散法等が用いられ
る。
【００２０】Ｎ型基板１の表面には、パシベーションの
ためシリコン酸化膜１８が設けられる。またソース拡散
領域８，９およびドレイン拡散領域１０，１１の表面の
酸化膜は、ゲート酸化膜１２，１３となり、その表面に
ゲート電極１９，２０が形成される。その後、必要な箇
所のシリコン酸化膜１８に孔を設け、Ａｌにより電極お
よび配線を蒸着して形成する。なおこのＡｌ配線により
、Ｐ＋ 型拡散領域２４とＭＯＳＦＥＴのゲート電極１
９とを、またＰ＋型拡散領域２５とＭＯＳＦＥＴのゲー
ト電極２０とを、それぞれ配線接続する。
ためシリコン酸化膜１８が設けられる。またソース拡散
領域８，９およびドレイン拡散領域１０，１１の表面の
酸化膜は、ゲート酸化膜１２，１３となり、その表面に
ゲート電極１９，２０が形成される。その後、必要な箇
所のシリコン酸化膜１８に孔を設け、Ａｌにより電極お
よび配線を蒸着して形成する。なおこのＡｌ配線により
、Ｐ＋ 型拡散領域２４とＭＯＳＦＥＴのゲート電極１
９とを、またＰ＋型拡散領域２５とＭＯＳＦＥＴのゲー
ト電極２０とを、それぞれ配線接続する。
【００２１】以上はＰ＋ 型拡散領域２４，２５とアノ
ード拡散領域４，５との間のパンチスルー電圧を制御す
る例について述べたが、Ｐ＋ 型拡散領域２４，２５と
Ｐゲート拡散領域２，３との間のパンチスルー電圧を制
御することによっても同様の効果を達成できる。
ード拡散領域４，５との間のパンチスルー電圧を制御す
る例について述べたが、Ｐ＋ 型拡散領域２４，２５と
Ｐゲート拡散領域２，３との間のパンチスルー電圧を制
御することによっても同様の効果を達成できる。
【００２２】
【発明の効果】本発明は以上のような構造であるから、
ＭＯＳＦＥＴのゲートに印加される電圧を低く制御でき
、ＭＯＳＦＥＴのゲート酸化膜破壊を低減できる。また
ＭＯＳＦＥＴのゲート配線の電位への影響が小さくなる
ため、従来使用していたＮ型基板の表面のパシベーショ
ン膜である酸素ドープ半絶縁性ポリシリコン膜とシリコ
ンナイトライド膜が不要となり、コストが低減できる。 また転流特性も向上する。
ＭＯＳＦＥＴのゲートに印加される電圧を低く制御でき
、ＭＯＳＦＥＴのゲート酸化膜破壊を低減できる。また
ＭＯＳＦＥＴのゲート配線の電位への影響が小さくなる
ため、従来使用していたＮ型基板の表面のパシベーショ
ン膜である酸素ドープ半絶縁性ポリシリコン膜とシリコ
ンナイトライド膜が不要となり、コストが低減できる。 また転流特性も向上する。
【図１】本発明の一実施例の略断面図である。
【図２】従来の一例の略断面図である。
【図３】従来の等価回路図である。
１ Ｎ型基板
２，３ ゲート拡散領域
４，５ アノード拡散領域
６，７ ウェル拡散領域
８，９ ソース拡散領域
１０，１１ ドレイン拡散領域
１２，１３ ゲート酸化膜
１４，１５ カソード拡散領域
１６ 酸素ドープ半絶縁性ポリシリコン膜１７ シ
リコンナイトライト膜 １８ シリコン酸化膜 １９，２０ ゲート電極 ２１，２２ ゲート抵抗 ２３ Ｎ＋ チャネルストッパー ２４，２５ Ｐ＋ 型拡散領域 ２６，２７ 浅いＰ＋ 型拡散領域
リコンナイトライト膜 １８ シリコン酸化膜 １９，２０ ゲート電極 ２１，２２ ゲート抵抗 ２３ Ｎ＋ チャネルストッパー ２４，２５ Ｐ＋ 型拡散領域 ２６，２７ 浅いＰ＋ 型拡散領域
Claims (1)
- 【請求項１】 Ｎ型基板の表面に形成されたＰゲート
拡散領域およびＭＯＳＦＥＴを有するＰ型のアノード拡
散領域等のＰ型拡散層と、それらのＰ型拡散層に近接し
て形成されたＰ型拡散領域よりなり、このＰ型拡散領域
はＭＯＳＦＥＴのゲートに接続され、該Ｐ型拡散領域と
これに隣接する他の前記のＰ型拡散層との間のパンチス
ルー電圧以下にＭＯＳＦＥＴの動作範囲を制御すること
を特徴とするフォトトライアック。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1415791A JPH04249370A (ja) | 1991-02-05 | 1991-02-05 | フォトトライアック |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1415791A JPH04249370A (ja) | 1991-02-05 | 1991-02-05 | フォトトライアック |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04249370A true JPH04249370A (ja) | 1992-09-04 |
Family
ID=11853319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1415791A Pending JPH04249370A (ja) | 1991-02-05 | 1991-02-05 | フォトトライアック |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04249370A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105572A (ja) * | 1981-12-18 | 1983-06-23 | Sanken Electric Co Ltd | ゼロクロス光サイリスタ |
-
1991
- 1991-02-05 JP JP1415791A patent/JPH04249370A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105572A (ja) * | 1981-12-18 | 1983-06-23 | Sanken Electric Co Ltd | ゼロクロス光サイリスタ |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971209 |