JPH0424947A - 半導体用セラミックスパッケージ - Google Patents
半導体用セラミックスパッケージInfo
- Publication number
- JPH0424947A JPH0424947A JP2125212A JP12521290A JPH0424947A JP H0424947 A JPH0424947 A JP H0424947A JP 2125212 A JP2125212 A JP 2125212A JP 12521290 A JP12521290 A JP 12521290A JP H0424947 A JPH0424947 A JP H0424947A
- Authority
- JP
- Japan
- Prior art keywords
- frame
- ceramic package
- board
- alloy
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体用セラミックスパッケージ、詳しくは金
属製の半導体素子搭載部材とセラミックス枠体とを、ア
ルミニウム合金系ろう材を介して接合したセラミックス
パッケージの製造技術に間する。
属製の半導体素子搭載部材とセラミックス枠体とを、ア
ルミニウム合金系ろう材を介して接合したセラミックス
パッケージの製造技術に間する。
〈従来の技術〉
従来の半導体用セラミックスパッケージとしては、以下
のものが知られている。
のものが知られている。
例えば第３図に示すように、アルミナのパッケージ３１
にキャビティ３２を形成し、このキャビティ３２の底面
にシリコンチップ３３をダイボンディングしたものであ
る。更に、ワイヤボンディングによりチップ３３とリー
ドとを接続し、蓋材３４によって封止したものである。
にキャビティ３２を形成し、このキャビティ３２の底面
にシリコンチップ３３をダイボンディングしたものであ
る。更に、ワイヤボンディングによりチップ３３とリー
ドとを接続し、蓋材３４によって封止したものである。
しかしながら、このアルミナセラミックスパッケージ３
１は放熱性に劣るため、高出力用のパワーＩＣチップの
搭載パッケージとしては使用することができないもので
あった。
１は放熱性に劣るため、高出力用のパワーＩＣチップの
搭載パッケージとしては使用することができないもので
あった。
この放熱性を改良したセラミックスパッケージとして、
第４図に示すように、アルミナの枠体４１と、ＩＣチッ
プ４２の柊載基板４３と、を別々に形成したものがある
。搭載基板４３は金属、汐えばコバール合金、タングス
テン−銅合金、モ１゜ブデンー銅合金等によって形成さ
れ、ＩＣチップ４２からの放熱性を改良したものである
。ある（は、搭載基板４３を放熱性の優れた無酸素銅と
しＩＣチップと無酸素銅との熱膨張係数差を緩和するた
めにＩＣチップ４２搭載部にコバール合金、タングステ
ンあるいはモリブデンの薄板を接着した構造に形成され
たものもある。
第４図に示すように、アルミナの枠体４１と、ＩＣチッ
プ４２の柊載基板４３と、を別々に形成したものがある
。搭載基板４３は金属、汐えばコバール合金、タングス
テン−銅合金、モ１゜ブデンー銅合金等によって形成さ
れ、ＩＣチップ４２からの放熱性を改良したものである
。ある（は、搭載基板４３を放熱性の優れた無酸素銅と
しＩＣチップと無酸素銅との熱膨張係数差を緩和するた
めにＩＣチップ４２搭載部にコバール合金、タングステ
ンあるいはモリブデンの薄板を接着した構造に形成され
たものもある。
この場合、セラミックス（アルミナ）枠体４１の接合面
部分を接着性を高めるためメタライズ（例えば加湿窒素
中でＭｏ−Ｍｎコーティング）４４し、ニッケルメッキ
４５し、このＮｊメツキ層４５と金属基板４３とをＡｇ
−Ｃｕ合金系ろう材（８５／１５ｗｔ％）４６によりろ
う付けすることにより、これらを接合している。また、
これらをガラスにより接合したものも知られている。
部分を接着性を高めるためメタライズ（例えば加湿窒素
中でＭｏ−Ｍｎコーティング）４４し、ニッケルメッキ
４５し、このＮｊメツキ層４５と金属基板４３とをＡｇ
−Ｃｕ合金系ろう材（８５／１５ｗｔ％）４６によりろ
う付けすることにより、これらを接合している。また、
これらをガラスにより接合したものも知られている。
〈発明が解決しようとする課題〉
しかしながら、このような従来の半導体用セラミックス
パッケージにあっては、セラミックス枠体と金属基板と
の熱膨張係数の差が大きく、それらの接合部でセラミッ
クス枠体に割れ等の変形が生じ易い。また、メタライズ
そのものも面倒であった。更に、Ａ ｇ −Ｃｕ合金は
、その接合温度が８２０〜８５０℃と高いため、その熱
変形が顕著であった。また、ガラスによる接合は密着強
度が弱く、接合時にわれが生じるという課題があった。
パッケージにあっては、セラミックス枠体と金属基板と
の熱膨張係数の差が大きく、それらの接合部でセラミッ
クス枠体に割れ等の変形が生じ易い。また、メタライズ
そのものも面倒であった。更に、Ａ ｇ −Ｃｕ合金は
、その接合温度が８２０〜８５０℃と高いため、その熱
変形が顕著であった。また、ガラスによる接合は密着強
度が弱く、接合時にわれが生じるという課題があった。
そこで、本発明は、放熱性に優れ、搭載部材に変形等か
生じず、しかも枠体との接合強度の高い半導体用セラミ
ックスパッケージを提供することを、その目的としてい
る。
生じず、しかも枠体との接合強度の高い半導体用セラミ
ックスパッケージを提供することを、その目的としてい
る。
く課題を解決するための手段〉
本発明は、半導体素子が搭載される素子搭載部材と、こ
の半導体素子を取り囲むようにしてこの素子搭載部材に
接合される枠体と、この半導体素子を封止する蓋体と、
を有する半導体用セラミックスパッケージにおいて、上
記素子搭載部材を金属板で、上記枠体をセラミックスに
よってそれぞれ形成するとともに、これらをアルミニウ
ム合金系のろう材を介して接合した半導体用セラミック
スパッケージである。
の半導体素子を取り囲むようにしてこの素子搭載部材に
接合される枠体と、この半導体素子を封止する蓋体と、
を有する半導体用セラミックスパッケージにおいて、上
記素子搭載部材を金属板で、上記枠体をセラミックスに
よってそれぞれ形成するとともに、これらをアルミニウ
ム合金系のろう材を介して接合した半導体用セラミック
スパッケージである。
〈作用〉
本発明に係る半導体用セラミックスパッケージにあって
は、素子搭載部材として金属板を用いているため、放熱
性に優れている。そして、セラミックス枠体と素子搭載
部材との接合は、アルミニウム合金系のろう材を介して
行っているため、これらの接合強度は充分に高められて
いるとともに、熱応力によるひずみは緩和、吸収される
。
は、素子搭載部材として金属板を用いているため、放熱
性に優れている。そして、セラミックス枠体と素子搭載
部材との接合は、アルミニウム合金系のろう材を介して
行っているため、これらの接合強度は充分に高められて
いるとともに、熱応力によるひずみは緩和、吸収される
。
〈実施例〉
以下、本発明の実施例を図面を参照して説明する。
第１図は本発明の一実施例に係る半導体用セラミックス
パッケージを示す断面図である。
パッケージを示す断面図である。
この図において、１１は半導体素子搭載部材である金属
製の基板（メタル基板）であって、このメタル基板１１
上には半導体素子（ＩＣチップ）１２がハンダ／ｊ１３
を介して搭載されている。メタル基板】】としてはＣｕ
−Ｍｏ合金、Ｃｕ−Ｗ合金、コバール合金等が使用され
る。いずれも放熱性を高めるものである。
製の基板（メタル基板）であって、このメタル基板１１
上には半導体素子（ＩＣチップ）１２がハンダ／ｊ１３
を介して搭載されている。メタル基板】】としてはＣｕ
−Ｍｏ合金、Ｃｕ−Ｗ合金、コバール合金等が使用され
る。いずれも放熱性を高めるものである。
このメタル基板１１の端縁部はアルミナ（Ａ１２０３）
製の枠体１４に接合されており、このアルミナ製の枠体
１４によって上記ＩＣチップ１２は取り囲まれている。
製の枠体１４に接合されており、このアルミナ製の枠体
１４によって上記ＩＣチップ１２は取り囲まれている。
そして、このＩＣチップ１２と、枠体１４に設けられた
リードと、はボンディングワイヤ１５によって接続され
ている。
リードと、はボンディングワイヤ１５によって接続され
ている。
１６はこの枠体１４の上面に接着された蓋体であって、
ＩＣチップ１２をこのパッケージ中に封止している。こ
の蓋体１６は例えは金属板によって形成されている。
ＩＣチップ１２をこのパッケージ中に封止している。こ
の蓋体１６は例えは金属板によって形成されている。
ここで、上記基板１１と枠体１４との接合部は、アルミ
ニウムの芯材１７と、このアルミニウム芯材】７を上下
から挟むアルミニウム合金系のろう材１８Ａ、１８Ｂと
によって構成されている。このろう材１８Ａ、１８Ｂと
しては、例えばＡＩ−Ｓｉ、Ａｌ−Ｇｅ、ＡＩ −Ｃｕ
合金系のもの等が使用される。このように積層構造の芯
材としてアルミニウム１７を使用しているため、熱膨張
係数差による熱伸縮をこの軟らかいアルミニウム層１７
によって吸収、緩和することができる。
ニウムの芯材１７と、このアルミニウム芯材】７を上下
から挟むアルミニウム合金系のろう材１８Ａ、１８Ｂと
によって構成されている。このろう材１８Ａ、１８Ｂと
しては、例えばＡＩ−Ｓｉ、Ａｌ−Ｇｅ、ＡＩ −Ｃｕ
合金系のもの等が使用される。このように積層構造の芯
材としてアルミニウム１７を使用しているため、熱膨張
係数差による熱伸縮をこの軟らかいアルミニウム層１７
によって吸収、緩和することができる。
そして、このようなセラミックスパッケージにあって、
まず、アルミナの枠体１４にメタル基板１１が接合され
る。
まず、アルミナの枠体１４にメタル基板１１が接合され
る。
このとき、Ａｌ−５ｉ系のろう材１８Ａ、１８Ｂでは５
８０〜６２０℃の温度で接合され、Ａｔ−Ｇｅ系の場合
は４４０〜５００°Ｃてあり、Ａｌ−Ｃｕ系の場合は５
６０〜６００℃である。したがって、この接合時の熱ひ
ずみは低減されるためメタル基板１１に加わる熱ひずみ
も低減される。
８０〜６２０℃の温度で接合され、Ａｔ−Ｇｅ系の場合
は４４０〜５００°Ｃてあり、Ａｌ−Ｃｕ系の場合は５
６０〜６００℃である。したがって、この接合時の熱ひ
ずみは低減されるためメタル基板１１に加わる熱ひずみ
も低減される。
次いて、ＩＣチップ１２がメタル基板１１上にハンダ１
３等により搭載される。
３等により搭載される。
更に、ワイヤボンディング後、蓋体Ｉ６を接合すること
により、ＩＣチップ１２を封止したセラミックスパッケ
ージが形成される。
により、ＩＣチップ１２を封止したセラミックスパッケ
ージが形成される。
第２図は本発明の他の実施例を示している。
この実施例では、メタル基板２１として多層基板を使用
したものである。すなわち、例えばＣｕ−Ｗ合金の基板
２１の表面にはＴ １． Ａ １１ Ｚ ｒ等により
コーティングＮ２２が形成されている。
したものである。すなわち、例えばＣｕ−Ｗ合金の基板
２１の表面にはＴ １． Ａ １１ Ｚ ｒ等により
コーティングＮ２２が形成されている。
枠体２３としては例えばＡＩＮ（窒化アルミニウム）を
使用する。コーティング層２２はわれを防止するもので
ある。
使用する。コーティング層２２はわれを防止するもので
ある。
接合部にはアルミニウム合金系のろう材２４を用いるも
のとする。例えばＡｌ−Ｓｉ合金、 Ａｌ−Ｇｅ合金
系のものを使用する。
のとする。例えばＡｌ−Ｓｉ合金、 Ａｌ−Ｇｅ合金
系のものを使用する。
〈効果〉
以上説明してきたように、本発明に係る半導体用セラミ
ックスパッケージによれは、放熱性に優れ、接合強度が
高く、熱応力等によるひずみ、変形や割れが生しること
がない。
ックスパッケージによれは、放熱性に優れ、接合強度が
高く、熱応力等によるひずみ、変形や割れが生しること
がない。
第１図は本発明の一実施例に係る半導体用セラミックス
パッケージの概略構造を示す断面図、第２図は本発明の
他の実施例を示すセラミックスパッケージの一部を示す
断面図、第３図は従来の半導体用セラミックスパッケー
ジをを示す断面図、第４図は別の従来例としての半導体
用セラミックスパッケージを示す断面図である。 １１ ・ ・ ・ ・ ・ ・ ・ ・ ・１２ ・
・ ・ ・ ・ ・ ・ ・ ・１４ ・ ・ ・ ・
・ ・ ・ ・ ・１６ ・ ・ ・ ・ ・ ・
・ ・ ・１８Ａ、１８Ｂ ・ ・ ・ ・ ・メタル基板、 ・ＩＣチップ、 ・アルミナ枠体、 ・蓋体、 ・ろう材。
パッケージの概略構造を示す断面図、第２図は本発明の
他の実施例を示すセラミックスパッケージの一部を示す
断面図、第３図は従来の半導体用セラミックスパッケー
ジをを示す断面図、第４図は別の従来例としての半導体
用セラミックスパッケージを示す断面図である。 １１ ・ ・ ・ ・ ・ ・ ・ ・ ・１２ ・
・ ・ ・ ・ ・ ・ ・ ・１４ ・ ・ ・ ・
・ ・ ・ ・ ・１６ ・ ・ ・ ・ ・ ・
・ ・ ・１８Ａ、１８Ｂ ・ ・ ・ ・ ・メタル基板、 ・ＩＣチップ、 ・アルミナ枠体、 ・蓋体、 ・ろう材。
Claims (1)
- 【特許請求の範囲】 半導体素子が搭載される素子搭載部材と、 この半導体素子を取り囲むようにしてこの素子搭載部材
に接合される枠体と、 この半導体素子を封止する蓋体と、を有する半導体用セ
ラミックスパッケージにおいて、 上記素子搭載部材を金属板で、上記枠体をセラミックス
によってそれぞれ形成するとともに、これらをアルミニ
ウム合金系のろう材を介して接合したことを特徴とする
半導体用セラミックスパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2125212A JPH0424947A (ja) | 1990-05-15 | 1990-05-15 | 半導体用セラミックスパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2125212A JPH0424947A (ja) | 1990-05-15 | 1990-05-15 | 半導体用セラミックスパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0424947A true JPH0424947A (ja) | 1992-01-28 |
Family
ID=14904652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2125212A Pending JPH0424947A (ja) | 1990-05-15 | 1990-05-15 | 半導体用セラミックスパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0424947A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012238687A (ja) * | 2011-05-11 | 2012-12-06 | Sony Corp | 半導体パッケージ、半導体装置の製造方法、および固体撮像装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62199038A (ja) * | 1986-02-27 | 1987-09-02 | Hitachi Ltd | 半導体パツケ−ジ構造体 |
-
1990
- 1990-05-15 JP JP2125212A patent/JPH0424947A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62199038A (ja) * | 1986-02-27 | 1987-09-02 | Hitachi Ltd | 半導体パツケ−ジ構造体 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012238687A (ja) * | 2011-05-11 | 2012-12-06 | Sony Corp | 半導体パッケージ、半導体装置の製造方法、および固体撮像装置 |
| US10483308B2 (en) | 2011-05-11 | 2019-11-19 | Sony Corporation | Reducing thickness of module in solid state imaging device |
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