JPH0442934A - 多層配線構造 - Google Patents
多層配線構造Info
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- JPH0442934A JPH0442934A JP2146290A JP14629090A JPH0442934A JP H0442934 A JPH0442934 A JP H0442934A JP 2146290 A JP2146290 A JP 2146290A JP 14629090 A JP14629090 A JP 14629090A JP H0442934 A JPH0442934 A JP H0442934A
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- Solid State Image Pick-Up Elements (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はイメージセンサ等の電子デバイスにおりる多層
配線構造に係り、特に信号線間の電気的影響を小さくし
、信号線又は薄膜トランジスタのソース電極からの電荷
を正確に出力できる多層配線構造に関する。
配線構造に係り、特に信号線間の電気的影響を小さくし
、信号線又は薄膜トランジスタのソース電極からの電荷
を正確に出力できる多層配線構造に関する。
（従来の技術）
多層配線構造を有する電子デバイスとしては、ファクシ
ミリやスキャナ等のイメージセンサの配線構造に使用さ
れているものがある。
ミリやスキャナ等のイメージセンサの配線構造に使用さ
れているものがある。
従来のイメージセンサにおいて、特に密着型イメージセ
ンサは、原稿等の画像情報を１対１に投影１．、電気信
号に変換するものである。この場合、投影【、た画像を
多数の画素（受光素子）に分割し、各受光素子で発生し
た電荷を薄膜トランジスタスイッチ素子（Ｔ Ｐ Ｔ）
を使って特定のブロック中位で配線間の容量に一時蓄積
して、電気信号として数百ＫＨ２から数ＭＨ２までの速
度で時系列的に順次読み出すＴＰＴ駆動型イメージセン
サかある。このＴＰＴ駆動型イメージセンサは、ＴＰＴ
の動作により里−の駆動用ＩＣで読み取りが可能となる
ので、イメージセンサを駆動する駆動用ＩＣの個数を少
なくするものである。
ンサは、原稿等の画像情報を１対１に投影１．、電気信
号に変換するものである。この場合、投影【、た画像を
多数の画素（受光素子）に分割し、各受光素子で発生し
た電荷を薄膜トランジスタスイッチ素子（Ｔ Ｐ Ｔ）
を使って特定のブロック中位で配線間の容量に一時蓄積
して、電気信号として数百ＫＨ２から数ＭＨ２までの速
度で時系列的に順次読み出すＴＰＴ駆動型イメージセン
サかある。このＴＰＴ駆動型イメージセンサは、ＴＰＴ
の動作により里−の駆動用ＩＣで読み取りが可能となる
ので、イメージセンサを駆動する駆動用ＩＣの個数を少
なくするものである。
ＴＰＴ駆動型イメージセンザは、例えば、その等価回路
図を第５図に示すように、原稿幅と略同じ長さのライン
状の受光素子アレイ１１と、各受光素子１１′に１＝１
に対応する複数個の薄膜トランジスタ（Ｔｉ、ｊ、 ｉ
＝１〜Ｎ、 ｊ−１−ｎ）から成る電荷転送部１２と、
マトリックス状の多層配線１３とから構成されている。
図を第５図に示すように、原稿幅と略同じ長さのライン
状の受光素子アレイ１１と、各受光素子１１′に１＝１
に対応する複数個の薄膜トランジスタ（Ｔｉ、ｊ、 ｉ
＝１〜Ｎ、 ｊ−１−ｎ）から成る電荷転送部１２と、
マトリックス状の多層配線１３とから構成されている。
前記受光素子アレイ１１は、Ｎ個のブロックの受光素子
群に分割され、一つの受光素子群を形成するｎ個の受光
素子１１′は、フォトダイオード（ＰＤｉ、ｊ、 Ｉ＝
ｌ 〜Ｎ、 ｊ−１−ｎ）により等価的に表すことがで
きる。各受光素子１１′は各薄膜トランジスタＴＩ、ｊ
のドレイン電極にそれぞれ接続されている。そして、薄
膜トランジスタＴ １．ｊのソース電極は、マトリック
ス状に形成された多層配線１３を介して受光素子群毎に
ｎ本の共通信号線１４にそれぞれ接続され、更に共通信
号線１４は駆動用ＩＣｌ３に接続されている。
群に分割され、一つの受光素子群を形成するｎ個の受光
素子１１′は、フォトダイオード（ＰＤｉ、ｊ、 Ｉ＝
ｌ 〜Ｎ、 ｊ−１−ｎ）により等価的に表すことがで
きる。各受光素子１１′は各薄膜トランジスタＴＩ、ｊ
のドレイン電極にそれぞれ接続されている。そして、薄
膜トランジスタＴ １．ｊのソース電極は、マトリック
ス状に形成された多層配線１３を介して受光素子群毎に
ｎ本の共通信号線１４にそれぞれ接続され、更に共通信
号線１４は駆動用ＩＣｌ３に接続されている。
各薄膜トランジスタＴｉ、ｊのゲート電極には、ブロッ
ク毎に導通するようにゲートパルス発生回路（図示せず
）が接続されている。各受光素子１１′で発生する光電
荷は一定時間受光素子の寄生容量と薄膜トランジスタの
ドレイン・ゲート間のオーバーラツプ容量に蓄積された
後、薄膜トランジスタＴｉ、ｊを電荷転送用のスイッチ
として用いてブロック毎に順次多層配線１３の線間容量
（Ｃｔ、 ｔ−ｔ−ｎ）に転送蓄積される。
ク毎に導通するようにゲートパルス発生回路（図示せず
）が接続されている。各受光素子１１′で発生する光電
荷は一定時間受光素子の寄生容量と薄膜トランジスタの
ドレイン・ゲート間のオーバーラツプ容量に蓄積された
後、薄膜トランジスタＴｉ、ｊを電荷転送用のスイッチ
として用いてブロック毎に順次多層配線１３の線間容量
（Ｃｔ、 ｔ−ｔ−ｎ）に転送蓄積される。
すなわち、ゲートパルス発生回路からのゲートパルスφ
Ｇ１により、第１のブロックの薄膜トランジスタＴｌ、
Ｌ〜Ｔ １．ｎがオンとなり、第１のブロックの各受光
素子１１′で発生して蓄積された電荷が各線間容量Ｃｔ
に転送蓄積される。そして、各線間容量ＣＩに蓄積され
た電荷により各共通信号線１４の電位が変化し、この電
圧値を駆動用ＩＣｌ３内のアナログスイッチ（ＳＷＩ、
１−１−ｎ）を順次オンして時系列的に出力線１６に
抽出する。
Ｇ１により、第１のブロックの薄膜トランジスタＴｌ、
Ｌ〜Ｔ １．ｎがオンとなり、第１のブロックの各受光
素子１１′で発生して蓄積された電荷が各線間容量Ｃｔ
に転送蓄積される。そして、各線間容量ＣＩに蓄積され
た電荷により各共通信号線１４の電位が変化し、この電
圧値を駆動用ＩＣｌ３内のアナログスイッチ（ＳＷＩ、
１−１−ｎ）を順次オンして時系列的に出力線１６に
抽出する。
そして、次にゲートパルスφＧ２〜φＧｎにより第２〜
第Ｎのブロックの薄膜トランジスタＴ２，１〜Ｔ ２．
ｎからＴＮ、１〜ＴＮ、ｎまでがそれぞれオンすること
によりブロック毎に受光素子側の電荷が転送され、順次
読み出すことにより原稿の主走査方向の１ラインの画像
信号を得、ローラ等の原稿送り手段（図示せず）により
原稿を移動させて前記動作を繰り返し、原稿全体の画像
信号を得るものである（特開昭６３−９３５８号、特開
昭６３＝６７７７２号公報参照）。
第Ｎのブロックの薄膜トランジスタＴ２，１〜Ｔ ２．
ｎからＴＮ、１〜ＴＮ、ｎまでがそれぞれオンすること
によりブロック毎に受光素子側の電荷が転送され、順次
読み出すことにより原稿の主走査方向の１ラインの画像
信号を得、ローラ等の原稿送り手段（図示せず）により
原稿を移動させて前記動作を繰り返し、原稿全体の画像
信号を得るものである（特開昭６３−９３５８号、特開
昭６３＝６７７７２号公報参照）。
上記の従来のマトリックス形状の多層配線１３の具体的
構成は、第６図にその断面説明図を示すように、基板２
１上に下部信号線３１、絶縁層３３、上部信号線３２を
順次形成した構成となっている。下部信号線３１と上部
信号線３２とは、互いに直交するように配列され、上下
の信号線相互間を接続するためにコンタクトホール３４
が設けられているのが一般的な例であった。
構成は、第６図にその断面説明図を示すように、基板２
１上に下部信号線３１、絶縁層３３、上部信号線３２を
順次形成した構成となっている。下部信号線３１と上部
信号線３２とは、互いに直交するように配列され、上下
の信号線相互間を接続するためにコンタクトホール３４
が設けられているのが一般的な例であった。
また、マトリックス形状の多層配線１３の構成について
、上下の信号線の直交する部分で発生するクロストーク
（信号線が立体交差する部分ては、容量が存在するため
、一方の信号線の電位が変化すると、その変化が容量を
介して他方の信号線に伝えられ、他方の信号線の電位を
変化させるという現象）の問題を解決するために、第７
図の断面説明図に示すように、上下信号線の間に絶縁層
３３ａ、アース線に接続するアースシート３５、絶縁層
３３ｂを設け、アースシート３５にてクロストークの発
生を防止していたものがあった（特開昭６２−６７８６
４号公報参照）。
、上下の信号線の直交する部分で発生するクロストーク
（信号線が立体交差する部分ては、容量が存在するため
、一方の信号線の電位が変化すると、その変化が容量を
介して他方の信号線に伝えられ、他方の信号線の電位を
変化させるという現象）の問題を解決するために、第７
図の断面説明図に示すように、上下信号線の間に絶縁層
３３ａ、アース線に接続するアースシート３５、絶縁層
３３ｂを設け、アースシート３５にてクロストークの発
生を防止していたものがあった（特開昭６２−６７８６
４号公報参照）。
しかし、上記のアースシートを設けた多層配線の構造で
は、信号線とアースシートの間で大きな寄生容量が生し
たり、アースシートが反ってイメーセンサ全体が反って
しまうなどの問題点かあり、第８図（ａ）の平面説明図
と第８図（ｂ）の断面説明図に示すように、アースシー
トを改良し、上下の信号線の直交する部分を中心として
網目等の形状のアース部材を使ったアース層３６を設け
るようにして上記問題点を解決するものがあった（特開
昭６４−５０５７号公報参照）。但し、第８図（ａ）は
、説明を簡単にするために、上下の信号線をそれぞれ例
示的に１本ずつだけ示している。
は、信号線とアースシートの間で大きな寄生容量が生し
たり、アースシートが反ってイメーセンサ全体が反って
しまうなどの問題点かあり、第８図（ａ）の平面説明図
と第８図（ｂ）の断面説明図に示すように、アースシー
トを改良し、上下の信号線の直交する部分を中心として
網目等の形状のアース部材を使ったアース層３６を設け
るようにして上記問題点を解決するものがあった（特開
昭６４−５０５７号公報参照）。但し、第８図（ａ）は
、説明を簡単にするために、上下の信号線をそれぞれ例
示的に１本ずつだけ示している。
また、第５図の従来のイメージセンサの等価回路図にも
示しているが、第９図（ａ）の平面説明図、！：第９図
（ａ）のｃ−ｃ’部分の断面説明図である第９図（ｂ）
に具体的に示すように、同一層に形成された下部信号線
３１と隣接する下部信号線３１との間にアース線に接続
するシールド線３７ａを設り、また同一層に形成された
上部信号線３２と隣接する上部信号線３２との間にもア
ース線に接続するシールド線３７ｂを設けて、同一層に
おいて平行に配置された信号線間のクロスト一りの発生
を防止しようとするものがあった。
示しているが、第９図（ａ）の平面説明図、！：第９図
（ａ）のｃ−ｃ’部分の断面説明図である第９図（ｂ）
に具体的に示すように、同一層に形成された下部信号線
３１と隣接する下部信号線３１との間にアース線に接続
するシールド線３７ａを設り、また同一層に形成された
上部信号線３２と隣接する上部信号線３２との間にもア
ース線に接続するシールド線３７ｂを設けて、同一層に
おいて平行に配置された信号線間のクロスト一りの発生
を防止しようとするものがあった。
（発明か解決しようとする課題）
しかし、なから、上記のような従来の多層配線１３の構
造では、特に第９図（ａ）（ｂ）に示す多層配線構造で
は、イメージセンサの微細化・高密度化またはイメージ
センサの小型化に伴って、同一層において並列する信号
線間にシールド線３７を設けることができない場合があ
った。
造では、特に第９図（ａ）（ｂ）に示す多層配線構造で
は、イメージセンサの微細化・高密度化またはイメージ
センサの小型化に伴って、同一層において並列する信号
線間にシールド線３７を設けることができない場合があ
った。
具体的には、画素から引き出される信号線の間隔は画素
ピッチによって決まることになる。現在、信号線とシー
ルド線の線幅が約９μｍで、信号線と信号線の間、また
は信号線乏シールド線の間は約１１μｍ程度の間隔が必
要古されるので、信号線と信号線の間に約９μｍの幅を
有するシールド線を設けるためには約３１μｍ以上（間
隔１１μｍ＋シールド線幅９μｍ十間隔１１μｍ）の間
隔が必要となる。４００８Ｐ Ｉセンサの場合、画素ピ
ッチが約６３．５μｍと間隔か充分法いためシールド線
を設けるこＬは可能であるが、画素が微細化・高密度化
ｊ７た場合で、画素ピッチが約３７μｍ以下と狭くなっ
た場合に信号線と隣接する信号線との間にシールド線を
同一層に形成することができなくなる。
ピッチによって決まることになる。現在、信号線とシー
ルド線の線幅が約９μｍで、信号線と信号線の間、また
は信号線乏シールド線の間は約１１μｍ程度の間隔が必
要古されるので、信号線と信号線の間に約９μｍの幅を
有するシールド線を設けるためには約３１μｍ以上（間
隔１１μｍ＋シールド線幅９μｍ十間隔１１μｍ）の間
隔が必要となる。４００８Ｐ Ｉセンサの場合、画素ピ
ッチが約６３．５μｍと間隔か充分法いためシールド線
を設けるこＬは可能であるが、画素が微細化・高密度化
ｊ７た場合で、画素ピッチが約３７μｍ以下と狭くなっ
た場合に信号線と隣接する信号線との間にシールド線を
同一層に形成することができなくなる。
従って、同一層において平行に配置された信号線間にク
ロスト−りか発生し、正確な電荷を読み出すことができ
なくなり、イメージセンサにおける階調の再現性を悪く
するとの問題点があった。
ロスト−りか発生し、正確な電荷を読み出すことができ
なくなり、イメージセンサにおける階調の再現性を悪く
するとの問題点があった。
上記問題点は、画素から引き出される信号線間にのみ発
生ずるものではなく、画素が長尺状に複数形成された方
向（イメージセンサの主走査方向）に平行して配置され
た信号線、第９図（ａ）に示すところの上部信号線３２
についても、イメージセンサの小型化のため副走査方向
の幅を小さくする場合なと、信号線間の間隔が狭くなり
、同様の問題点が発生ずる。
生ずるものではなく、画素が長尺状に複数形成された方
向（イメージセンサの主走査方向）に平行して配置され
た信号線、第９図（ａ）に示すところの上部信号線３２
についても、イメージセンサの小型化のため副走査方向
の幅を小さくする場合なと、信号線間の間隔が狭くなり
、同様の問題点が発生ずる。
また、同一層における平行に配置された信号線間に発生
するりＤストークの開局は、複数個平行に配置された薄
膜トランジスタについても同様の問題となっている。
するりＤストークの開局は、複数個平行に配置された薄
膜トランジスタについても同様の問題となっている。
具体的に説明するために、まず、薄膜トランジスタの構
成を、第１０図の平面説明図及び第１０図のＤ−Ｄ’部
分の断面説明図である第１１図を使って説明する。
成を、第１０図の平面説明図及び第１０図のＤ−Ｄ’部
分の断面説明図である第１１図を使って説明する。
薄膜トランジスタの具体的構成は、基板２１上に）ｆ
）電極２５と］７てのクロム（Ｃｒｌ）ｉ、ゲート絶
縁層２６としてのシリコン窒化膜（ＳｔＮＸＩ）、半導
体活性層２６と１．ての水素化アモルファスシリコン（
ａ−３ｉ：Ｈ）層、ゲート電極２５に対向するように設
けられたチャネル保護膜２９としてのシリコン窒化Ｈ（
Ｓ ｉ ＮＸ ２）、オーミックコンタクト層２８と１
．てのｎ生水素化アモルファスシリコン（、＋ ａ−３
ｉ ： Ｈ） 層、ドレイン電極４１とソース電極４２
としてのクロム（Ｃｒ ２）層、その上に絶縁層とｉ−
でポリイミド層、更にその」二にチャネル保護膜２９の
上部においてａ−３ｉ：Ｈ層の遮光用金属層としてのア
ルミニウム層３０とを順次積層し、た逆スタガ構造のト
ランジスタである。
）電極２５と］７てのクロム（Ｃｒｌ）ｉ、ゲート絶
縁層２６としてのシリコン窒化膜（ＳｔＮＸＩ）、半導
体活性層２６と１．ての水素化アモルファスシリコン（
ａ−３ｉ：Ｈ）層、ゲート電極２５に対向するように設
けられたチャネル保護膜２９としてのシリコン窒化Ｈ（
Ｓ ｉ ＮＸ ２）、オーミックコンタクト層２８と１
．てのｎ生水素化アモルファスシリコン（、＋ ａ−３
ｉ ： Ｈ） 層、ドレイン電極４１とソース電極４２
としてのクロム（Ｃｒ ２）層、その上に絶縁層とｉ−
でポリイミド層、更にその」二にチャネル保護膜２９の
上部においてａ−３ｉ：Ｈ層の遮光用金属層としてのア
ルミニウム層３０とを順次積層し、た逆スタガ構造のト
ランジスタである。
上記構成の薄膜トランジスタか基板２１上に複数個平行
に配置されるようになっており、このように、薄膜Ｉ・
ランジスタのソース電極４２と隣接する薄膜ｌ・ランシ
スタのドレイン電極４１の間が接近するようなことにな
ると、トレイン電極４１の電位変化が数Ｖ程度で、ソー
ス電極４２の電位変化か数十ｍＶ程度なので、隣接する
薄膜トランジスタのトレイン電極４１の電位変化の影響
をソス電極４２が受けてクロストークが発生し、正確な
電荷を読み出すことができなくなり、イメジセンザにお
ける階調の再現性を悪くするという問題点があった。
に配置されるようになっており、このように、薄膜Ｉ・
ランジスタのソース電極４２と隣接する薄膜ｌ・ランシ
スタのドレイン電極４１の間が接近するようなことにな
ると、トレイン電極４１の電位変化が数Ｖ程度で、ソー
ス電極４２の電位変化か数十ｍＶ程度なので、隣接する
薄膜トランジスタのトレイン電極４１の電位変化の影響
をソス電極４２が受けてクロストークが発生し、正確な
電荷を読み出すことができなくなり、イメジセンザにお
ける階調の再現性を悪くするという問題点があった。
本発明は上記実情に鑑みてなされたもので、多層配線構
造において、信号線と隣接する信号線との間隔が狭い場
合、又は薄膜トランジスタのソース電極と隣接する薄膜
トランジスタのドレイン電極の間が狭い場合に、同一層
における平行に配置された信号線間、又は薄膜トランジ
スタのソース電極と隣接する薄膜トランジスタのドレイ
ン電極の間に発生するクロストークを防止し、信号線又
は薄膜トランジスタのソース電極から電荷を正確に出力
できる多層配線構造を提供することを目的とする。
造において、信号線と隣接する信号線との間隔が狭い場
合、又は薄膜トランジスタのソース電極と隣接する薄膜
トランジスタのドレイン電極の間が狭い場合に、同一層
における平行に配置された信号線間、又は薄膜トランジ
スタのソース電極と隣接する薄膜トランジスタのドレイ
ン電極の間に発生するクロストークを防止し、信号線又
は薄膜トランジスタのソース電極から電荷を正確に出力
できる多層配線構造を提供することを目的とする。
（課題を解決するための手段）
上記従来例の問題点を解決するための請求項１記載の発
明は、多層配線構造について、同一層に形成された複数
の信号線と、前記信号線間に絶縁層を介して別層に設け
られた前記信号線間における電気的影響を吸収するシー
ルド線とを有することを特徴としている。
明は、多層配線構造について、同一層に形成された複数
の信号線と、前記信号線間に絶縁層を介して別層に設け
られた前記信号線間における電気的影響を吸収するシー
ルド線とを有することを特徴としている。
上記従来例の問題点を解決するための請求項２記載の発
明は、同一層に形成された複数の薄膜トランジスタのソ
ース電極と隣接する薄膜トランジスタのドレイン電極と
の間に絶縁層を介して別層に設けられた前記薄膜トラン
ジスタのソース電極と隣接する前記薄膜トランジスタの
ドレイン電極との間における電気的影響を吸収するシー
ルド線とを有することを特徴としている。
明は、同一層に形成された複数の薄膜トランジスタのソ
ース電極と隣接する薄膜トランジスタのドレイン電極と
の間に絶縁層を介して別層に設けられた前記薄膜トラン
ジスタのソース電極と隣接する前記薄膜トランジスタの
ドレイン電極との間における電気的影響を吸収するシー
ルド線とを有することを特徴としている。
（作用）
請求項１記載の発明によれば、信号線間の電気的影響を
遮断するシールド線を、信号線が形成されているのと同
一層に形成するのではなく、絶縁層を介して別層に信号
線と隣接する信号線とから等しい距離の位置に形成する
ようにした多層配線構造としているので、信号線間が狭
い場合であっても、絶縁層を介して別層にシールド線を
形成できるため、信号線間のクロストークの発生を防止
でき、信号線から電荷を正確に出力することができる。
遮断するシールド線を、信号線が形成されているのと同
一層に形成するのではなく、絶縁層を介して別層に信号
線と隣接する信号線とから等しい距離の位置に形成する
ようにした多層配線構造としているので、信号線間が狭
い場合であっても、絶縁層を介して別層にシールド線を
形成できるため、信号線間のクロストークの発生を防止
でき、信号線から電荷を正確に出力することができる。
請求項２記載の発明によれば、薄膜トランジスタのソー
ス電極と隣接する薄膜トランジスタのドレイン電極との
間の電気的影響を遮断するシールド線を、薄膜トランジ
スタのソース電極とドレイン電極が形成されているのと
同一層に形成するのではなく、絶縁層を介して別層に薄
膜トランジスタのソース電極と隣接する薄膜トランジス
タのドレイン電極とから等しい距離の位置に形成するよ
うにした多層配線構造としているので、薄膜トランジス
タのソース電極と隣接する薄膜トランジスタのドレイン
電極との間が狭い場合であ７ても、絶縁層を介して別層
にシールド線を形成できるため、薄膜トランジスタのソ
ース電極と隣接する薄膜トランジスタのドレイン電極と
の間のクロストークの発生を防止でき、薄膜トランジス
タのソース電極から電荷を正確に出力することができる
。
ス電極と隣接する薄膜トランジスタのドレイン電極との
間の電気的影響を遮断するシールド線を、薄膜トランジ
スタのソース電極とドレイン電極が形成されているのと
同一層に形成するのではなく、絶縁層を介して別層に薄
膜トランジスタのソース電極と隣接する薄膜トランジス
タのドレイン電極とから等しい距離の位置に形成するよ
うにした多層配線構造としているので、薄膜トランジス
タのソース電極と隣接する薄膜トランジスタのドレイン
電極との間が狭い場合であ７ても、絶縁層を介して別層
にシールド線を形成できるため、薄膜トランジスタのソ
ース電極と隣接する薄膜トランジスタのドレイン電極と
の間のクロストークの発生を防止でき、薄膜トランジス
タのソース電極から電荷を正確に出力することができる
。
（実施例）
本発明の一実施例について図面を参照しながら説明する
。
。
電子デバイスにおいて多層配線構造が用いられているが
、本実施例における多層配線構造は、第５図の従来のイ
メージセンサの等価回路図で示した多層配線１３部分に
ついて主に説明することにする。
、本実施例における多層配線構造は、第５図の従来のイ
メージセンサの等価回路図で示した多層配線１３部分に
ついて主に説明することにする。
第１図は、本発明の一実施例に係る多層配線構造の平面
説明図、第２図は、第１図のＡ−Ａ’部分の断面説明図
である。
説明図、第２図は、第１図のＡ−Ａ’部分の断面説明図
である。
本実施例の多層配線構造は、第１図と第２図に示すよう
に、ガラス等の絶縁性の基板２１上にクロム（Ｃ「）で
形成された下部信号線３１と、その上に窒化シリコン（
Ｓ ｉ Ｎｘ ）から成る第１の絶縁層３３ａと、第１
の絶縁層３３ａの上に並列する下部信号線３１と隣接す
る下部信号線３１との双方から等しい距離の位置に下部
信号線３１に平行にクロム（Ｃ「）で形成したシールド
線３７と、その上にポリイミドから成る第２の絶縁層３
３ｂと、第２の絶縁層３３ｂの上に下部信号線３１に直
交するようにアルミニウム（ＡＩ）で形成された上部信
号線３２とによって構成されている。
に、ガラス等の絶縁性の基板２１上にクロム（Ｃ「）で
形成された下部信号線３１と、その上に窒化シリコン（
Ｓ ｉ Ｎｘ ）から成る第１の絶縁層３３ａと、第１
の絶縁層３３ａの上に並列する下部信号線３１と隣接す
る下部信号線３１との双方から等しい距離の位置に下部
信号線３１に平行にクロム（Ｃ「）で形成したシールド
線３７と、その上にポリイミドから成る第２の絶縁層３
３ｂと、第２の絶縁層３３ｂの上に下部信号線３１に直
交するようにアルミニウム（ＡＩ）で形成された上部信
号線３２とによって構成されている。
シールド線３７は、グランドレベル又は一定電位となる
ように接続されている。
ように接続されている。
上記構成の内、下部信号線３１の線幅Ｌａは約９μｍ程
度で、下部信号線３１と隣接する下部信号線３１との間
の間隔Ｌｓは約１１μｍ程度で、下部信号線３１のクロ
ム（Ｃｒ）層の厚さは約７５０八である。また、第１の
絶縁層３３ａの窒化シリコン（Ｓ ｉＮｘ ）膜の厚さ
は約３０００Ａであり、第１の絶Ｒ層３３ａの上に形成
されるシールド線３７の線幅Ｌｅは約９μｍ程度で、そ
のシールド線３７のクロム（Ｃｒ）層の厚さは約１５０
０Ａである。また、その上の第２の絶縁層３３ｂのポリ
イミドの厚さは約１３０００Ａであり、第２の絶縁％３
３ｂの上に形成される上部信号線３２の線幅Ｌｂは約９
ｐｍ程度で、上部信号線３２のアルミニウム（Ａ１）層
の厚さは約１．００００八程度である。
度で、下部信号線３１と隣接する下部信号線３１との間
の間隔Ｌｓは約１１μｍ程度で、下部信号線３１のクロ
ム（Ｃｒ）層の厚さは約７５０八である。また、第１の
絶縁層３３ａの窒化シリコン（Ｓ ｉＮｘ ）膜の厚さ
は約３０００Ａであり、第１の絶Ｒ層３３ａの上に形成
されるシールド線３７の線幅Ｌｅは約９μｍ程度で、そ
のシールド線３７のクロム（Ｃｒ）層の厚さは約１５０
０Ａである。また、その上の第２の絶縁層３３ｂのポリ
イミドの厚さは約１３０００Ａであり、第２の絶縁％３
３ｂの上に形成される上部信号線３２の線幅Ｌｂは約９
ｐｍ程度で、上部信号線３２のアルミニウム（Ａ１）層
の厚さは約１．００００八程度である。
まｔ：、多層配線１３のシールド線３７をクロム（Ｃ「
）で形成していたが、クロムに代えてタンタル（Ｔａ）
を用いれば、タンタルはクロムに比べて電食に強いので
、さらに信頼性の高い多層配線構造とすることができる
。
）で形成していたが、クロムに代えてタンタル（Ｔａ）
を用いれば、タンタルはクロムに比べて電食に強いので
、さらに信頼性の高い多層配線構造とすることができる
。
本実施例の場合、シールド線３７の線幅Ｌｅを約９μｍ
程度としたが、並列する下部信号線３１間のクロストー
クを更に防止するためには、シルト線３７の線幅Ｌｅを
更に大きくすると効果がある。従って、Ｌｅ （シー
ルド線３７の線幅）〉Ｌｓ （下部信号線３１と隣接
する下部信号線３１どの間の間隔）となっても構わない
。
程度としたが、並列する下部信号線３１間のクロストー
クを更に防止するためには、シルト線３７の線幅Ｌｅを
更に大きくすると効果がある。従って、Ｌｅ （シー
ルド線３７の線幅）〉Ｌｓ （下部信号線３１と隣接
する下部信号線３１どの間の間隔）となっても構わない
。
また、信号線とシールド線の間の結合容量か大きくなる
と、イメージセンサの感度が低トするので、感度低下を
防ぐためには、Ｌｅ （シールド線３７の線幅）＜Ｌ
ｓ（下部信号線３１と隣接する下部信号線３１との間の
間隔）とした方がよい。
と、イメージセンサの感度が低トするので、感度低下を
防ぐためには、Ｌｅ （シールド線３７の線幅）＜Ｌ
ｓ（下部信号線３１と隣接する下部信号線３１との間の
間隔）とした方がよい。
次に、本実施例の多層配線構造の製造方法について説明
する。
する。
まず、検査、洗浄されたガラス等の基板２１」二に、多
層配線１３の下部信号線３１となる第１のＣｒ（Ｃｒｌ
）層をＤＣスパッタ法により７５０八程度の厚さで着膜
する。次にこのＣｒｌをフォトリソ工程により、そして
硝酸セリウムアンモニウム、過塩素酸、水の混合液を用
いたエツチング工程によりバターニング１．て、多層配
線１３の下部信号線３１のパターンを形成し、１／シス
トを剥離する。Ｃｒｌパターン上に第１の絶縁層３３ａ
を形成するために、窒化シリコン（Ｓ ｉ ＮＸ ）を
３０００Ａ程度の厚さでプラズマＣＶＤ （Ｐ−ＣＶＤ
）により着膜する。
層配線１３の下部信号線３１となる第１のＣｒ（Ｃｒｌ
）層をＤＣスパッタ法により７５０八程度の厚さで着膜
する。次にこのＣｒｌをフォトリソ工程により、そして
硝酸セリウムアンモニウム、過塩素酸、水の混合液を用
いたエツチング工程によりバターニング１．て、多層配
線１３の下部信号線３１のパターンを形成し、１／シス
トを剥離する。Ｃｒｌパターン上に第１の絶縁層３３ａ
を形成するために、窒化シリコン（Ｓ ｉ ＮＸ ）を
３０００Ａ程度の厚さでプラズマＣＶＤ （Ｐ−ＣＶＤ
）により着膜する。
第１の絶縁層３３ａの窒化シリコン（ＳｉＮｘ）をＰ−
ＣＶＤて形成する条件は、基板温度が３００〜４００℃
で、ＳｉＨ，とＮＨ，のガス圧ツノが０、 １〜０．
５Ｔｏｒｒで、ＳｉＨ，ガス流星が１０〜５０ ｓｅｃ
ｌＭで、ＮＨ，ｌのガス流量が１００〜３００５ｅｃｏ
＋で、ＲＦパワーが５０〜２００Ｗである。
ＣＶＤて形成する条件は、基板温度が３００〜４００℃
で、ＳｉＨ，とＮＨ，のガス圧ツノが０、 １〜０．
５Ｔｏｒｒで、ＳｉＨ，ガス流星が１０〜５０ ｓｅｃ
ｌＭで、ＮＨ，ｌのガス流量が１００〜３００５ｅｃｏ
＋で、ＲＦパワーが５０〜２００Ｗである。
そ（７て、上下信号線を接続するためのコンタクトホー
ル３４を第１の絶縁層３３ａに形成するために、レジス
トを塗布し、フォトリソマスクを用いて露光、現像して
、エツチングを行いレジスト剥離を行う。これにより第
１の絶縁層３３ａにおけるコンタクトホール３４が形成
される。
ル３４を第１の絶縁層３３ａに形成するために、レジス
トを塗布し、フォトリソマスクを用いて露光、現像して
、エツチングを行いレジスト剥離を行う。これにより第
１の絶縁層３３ａにおけるコンタクトホール３４が形成
される。
次に、シールド線３７となる第２のＣｒ（Ｃｒ２）層を
ＤＣマグネトロンスパッタにより１５００Ａ程度の厚さ
で着膜する。このＣｒ２をフォトリソ工程により、そし
て硝酸セリウムアンモニウム、過塩素酸、水の混合液を
用いたエツチング工程でバターニングして１ノジストを
剥離し、シールド線３７のパターンを形成する。
ＤＣマグネトロンスパッタにより１５００Ａ程度の厚さ
で着膜する。このＣｒ２をフォトリソ工程により、そし
て硝酸セリウムアンモニウム、過塩素酸、水の混合液を
用いたエツチング工程でバターニングして１ノジストを
剥離し、シールド線３７のパターンを形成する。
そして、全体を覆うように第２の絶縁層３３ｂとなるポ
リイミドを１３０００Ａ程度の厚さで塗布し、１６０℃
程度でブリヘークを行ってフォトリソエツチング工程で
パターン形成を行い、再度ベーキングする。これにより
、第２の絶縁層３３ｂにお（）る上下間の信号線を接続
するコンタクトホール３４が形成される。この後に、ホ
ール３４等の残ったポリイミドを完全に除去するために
、０、てプラズマにさらすＤｅ ｓ ｃ ｕｍを行う。
リイミドを１３０００Ａ程度の厚さで塗布し、１６０℃
程度でブリヘークを行ってフォトリソエツチング工程で
パターン形成を行い、再度ベーキングする。これにより
、第２の絶縁層３３ｂにお（）る上下間の信号線を接続
するコンタクトホール３４が形成される。この後に、ホ
ール３４等の残ったポリイミドを完全に除去するために
、０、てプラズマにさらすＤｅ ｓ ｃ ｕｍを行う。
次に、アルミニウム（ＡＩ）をＤＣマグネトロンスパッ
タにより全体を覆うように１００００Ａ程度の厚さて着
膜【２、所望のパターンを得るためにフッ酸、硝酸、リ
ン酸、水の混合液を用いたフォトリソエツチング工程で
バターニングする。これにより、多層配線１３において
上部信号線３２が形成される。この際に、上部信号線３
２と隣接する上部信号線３２との間にシールド線を同じ
アルミニウムで同一層に形成しても構わない。
タにより全体を覆うように１００００Ａ程度の厚さて着
膜【２、所望のパターンを得るためにフッ酸、硝酸、リ
ン酸、水の混合液を用いたフォトリソエツチング工程で
バターニングする。これにより、多層配線１３において
上部信号線３２が形成される。この際に、上部信号線３
２と隣接する上部信号線３２との間にシールド線を同じ
アルミニウムで同一層に形成しても構わない。
また、上部信号線３２間の間隔が狭い場合には、下部信
号線３１間のクロストークを防止するために絶縁層を介
してシールド線を設けた上記の構成と同様に、上部信号
線３２上に絶縁層を介して別層に上部信号線３２間の位
置にシールド線を設けるようにしてもよい。これにより
、上部信号線３２間の間隔が狭くでき、全体として小型
化が図られる。
号線３１間のクロストークを防止するために絶縁層を介
してシールド線を設けた上記の構成と同様に、上部信号
線３２上に絶縁層を介して別層に上部信号線３２間の位
置にシールド線を設けるようにしてもよい。これにより
、上部信号線３２間の間隔が狭くでき、全体として小型
化が図られる。
最後に、パシベーション層（図示せず）であるポリイミ
ドを厚さ３μｍ程度塗布し、１２５℃でプリベークを行
った後にフォトリソエツチング工程でパターニングを行
い、さらに２３０℃で９０分間ベーキングしてパシベー
ション層を形成する。
ドを厚さ３μｍ程度塗布し、１２５℃でプリベークを行
った後にフォトリソエツチング工程でパターニングを行
い、さらに２３０℃で９０分間ベーキングしてパシベー
ション層を形成する。
この後、Ｄｅ ｓ ｃ ｕｍを行い、不要に残っている
ポリイミドを取り除く。このようにして多層配線１３の
上には保護膜が形成される。
ポリイミドを取り除く。このようにして多層配線１３の
上には保護膜が形成される。
本実施例の多層配線構造によれば、アース線に接続し、
下部信号線３１間に起るクロストークによる電気的影響
を遮断するシールド線３７を、下部信号線３１が形成さ
れるのと同一の金属層（Ｃｒｌ）で形成するのではなく
、第１の絶縁層３３ａを介して別層に下部信号線３１と
隣接する下部信号線３１との双方から等しい距離の位置
に別の金属層（Ｃｒ ２）を用いて形成するようにした
多層配線構造としているので、下部信号線３１間が狭い
場合であっても、第１の絶縁層３３ａを介して別層にシ
ールド線３７を形成できるため、下部信号線３１間のク
ロストークの発生を防止し、下部信号線３１から電荷を
正確に出力することができ、イメージセンサの階調の再
現性を向上できる効果がある。
下部信号線３１間に起るクロストークによる電気的影響
を遮断するシールド線３７を、下部信号線３１が形成さ
れるのと同一の金属層（Ｃｒｌ）で形成するのではなく
、第１の絶縁層３３ａを介して別層に下部信号線３１と
隣接する下部信号線３１との双方から等しい距離の位置
に別の金属層（Ｃｒ ２）を用いて形成するようにした
多層配線構造としているので、下部信号線３１間が狭い
場合であっても、第１の絶縁層３３ａを介して別層にシ
ールド線３７を形成できるため、下部信号線３１間のク
ロストークの発生を防止し、下部信号線３１から電荷を
正確に出力することができ、イメージセンサの階調の再
現性を向上できる効果がある。
また、上部信号線３２についても、絶縁層を介して別層
に上部信号線３２と隣接する上部信号線３２とから等し
い距離の位置に別の金属層を用いてシールド線を形成す
るようにすれば、上部信号線３２間のクロストークの発
生を防止し、上部信号線３２から電荷を正確に出力する
ことができ、イメージセンサの階調の再現性を向上でき
る効果がある。
に上部信号線３２と隣接する上部信号線３２とから等し
い距離の位置に別の金属層を用いてシールド線を形成す
るようにすれば、上部信号線３２間のクロストークの発
生を防止し、上部信号線３２から電荷を正確に出力する
ことができ、イメージセンサの階調の再現性を向上でき
る効果がある。
更に、本実施例では、下部信号線３１と上部信号線３２
の間に、第１の絶縁層３３ａ、シールド線３７と第２の
絶縁層３３ｂが設けられているので、上下信号線間のク
ロストークの防止にも効果がある。
の間に、第１の絶縁層３３ａ、シールド線３７と第２の
絶縁層３３ｂが設けられているので、上下信号線間のク
ロストークの防止にも効果がある。
本実施例の実施例の多層配線構造をＴＰＴ駆動型イメー
ジセンサの多層配線１３部分に用いてイメージセンサを
製造する場合、電荷転送部１２の薄膜トランジスタのゲ
ート電極のクロム部分を形成するのと同時にＣｒｌを着
膜・パターニングするようにし、また、受光素子１１′
の帯状の下部電極となる金属電極のクロム部分及び電荷
転送部１２の薄膜トランジスタのドレイン電極・ソース
電極のクロム部分を形成するのと同時にＣｒ２を着膜・
パターニングするようにすれば、イメージセンサの製造
工程が効率的になり、製造方法が容易とすることができ
る。
ジセンサの多層配線１３部分に用いてイメージセンサを
製造する場合、電荷転送部１２の薄膜トランジスタのゲ
ート電極のクロム部分を形成するのと同時にＣｒｌを着
膜・パターニングするようにし、また、受光素子１１′
の帯状の下部電極となる金属電極のクロム部分及び電荷
転送部１２の薄膜トランジスタのドレイン電極・ソース
電極のクロム部分を形成するのと同時にＣｒ２を着膜・
パターニングするようにすれば、イメージセンサの製造
工程が効率的になり、製造方法が容易とすることができ
る。
また、ＴＰＴ駆動型イメージセンサの多層配線１３部分
について、本実施例の多層配線構造を説明したが、イメ
ージセンサに限らず、複数の信号線が同一層に並列に形
成される場合であって、その間隔にシールド線を設ける
ことができない程狭いような配線構造を有する電子デバ
イスであれば、全て応用することができる。
について、本実施例の多層配線構造を説明したが、イメ
ージセンサに限らず、複数の信号線が同一層に並列に形
成される場合であって、その間隔にシールド線を設ける
ことができない程狭いような配線構造を有する電子デバ
イスであれば、全て応用することができる。
更に、本実施例のシールド線３７が形成されない場合に
、上部信号線３２のアルミニウム（ＡＩ）が着膜される
と、シールド線３７が設けられていない分、アルミニウ
ム層の段差が大きくなり、上部信号線３２に断線が生じ
てしまうことがあるので、シールド線３７を第１の絶縁
層３３ａを介して下部信号線３１間に設けることで上部
信号線３２のアルミニウム層を幾分か平坦化することが
でき、上部信号線３２の断線を防止することができる効
果がある。
、上部信号線３２のアルミニウム（ＡＩ）が着膜される
と、シールド線３７が設けられていない分、アルミニウ
ム層の段差が大きくなり、上部信号線３２に断線が生じ
てしまうことがあるので、シールド線３７を第１の絶縁
層３３ａを介して下部信号線３１間に設けることで上部
信号線３２のアルミニウム層を幾分か平坦化することが
でき、上部信号線３２の断線を防止することができる効
果がある。
上記実施例においては、平行に配置された信号線間が狭
くて、信号線が設けられている層と同一層に、クロスト
ーク発生防止のためのシールド線を形成できない場合の
解決手段の例を示したが、複数個同一基板に平行に配置
された薄膜トランジスタにおいても同様の問題が発生す
るため、本発明の多層配線構造を応用することができる
。
くて、信号線が設けられている層と同一層に、クロスト
ーク発生防止のためのシールド線を形成できない場合の
解決手段の例を示したが、複数個同一基板に平行に配置
された薄膜トランジスタにおいても同様の問題が発生す
るため、本発明の多層配線構造を応用することができる
。
以下、本発明の多層配線構造を応用して、薄膜トランジ
スタ間の電気的影響を遮断する多層配線構造について、
第３図の平面説明図及び第３図のｃ、−ｃ’線部分断面
説明図である第４図を使って説明する。
スタ間の電気的影響を遮断する多層配線構造について、
第３図の平面説明図及び第３図のｃ、−ｃ’線部分断面
説明図である第４図を使って説明する。
まず、第３図及び第４図を使って、本実施例における薄
膜トランジスタの具体的構成について説明する。第１０
図及び第１１図の構成と同一の構成をとる部分について
は同一の符号を使って説明する。
膜トランジスタの具体的構成について説明する。第１０
図及び第１１図の構成と同一の構成をとる部分について
は同一の符号を使って説明する。
薄膜トランジスタの具体的構成は、基板２１」二にゲー
ト電極２５としてのクロム（Ｃｒｌ）層、ゲート絶縁層
２６としてのシリコン窒化膜（ＳｉＮｘ ） 、半導体
活性層２６としての水素化アモルファスシリコン（ａ−
３ｉ：ＩＩ）層、ゲート電極２５に対向するように設け
られたチャネル保護膜２９と１７でのシリコン窒化膜（
ＳｉＮｘ）、オーミックコンタクト層２８としてのｎ
４’水水素化上ルファスシリコン（ｎ” ａ−８ｉ ：
Ｈ）層、ドレイン電極４１とソース電極４２としての
クロム（Ｃｒ ２）層、その上に絶縁層としてポリイミ
ド層、更にその上にチャネル保護膜２９の」二部におい
てａ−５ｉ：Ｈ層の遮光用金属層と１．てのアルミニウ
ム層３０とを順次積層１．た逆スタガ構造のトランジス
タである。
ト電極２５としてのクロム（Ｃｒｌ）層、ゲート絶縁層
２６としてのシリコン窒化膜（ＳｉＮｘ ） 、半導体
活性層２６としての水素化アモルファスシリコン（ａ−
３ｉ：ＩＩ）層、ゲート電極２５に対向するように設け
られたチャネル保護膜２９と１７でのシリコン窒化膜（
ＳｉＮｘ）、オーミックコンタクト層２８としてのｎ
４’水水素化上ルファスシリコン（ｎ” ａ−８ｉ ：
Ｈ）層、ドレイン電極４１とソース電極４２としての
クロム（Ｃｒ ２）層、その上に絶縁層としてポリイミ
ド層、更にその上にチャネル保護膜２９の」二部におい
てａ−５ｉ：Ｈ層の遮光用金属層と１．てのアルミニウ
ム層３０とを順次積層１．た逆スタガ構造のトランジス
タである。
本実施例においては、薄膜トランジスタと隣接する薄膜
ｊ・ランジスタの間に、Ｃｒｌで下部シルト線３７′を
設け、更に第３図に示すように、ａ−３ｔｘＨ層の遮光
用金属層としてのアルミニウム層３０を変形（７てソー
ス電極４２を囲むような鉤形状の上部シールド線３０’
を設けるようにしている。下部シールド線３７′と上部
シールド線３０′は、グランドレベル又は一定電位とな
るよう接続されている。
ｊ・ランジスタの間に、Ｃｒｌで下部シルト線３７′を
設け、更に第３図に示すように、ａ−３ｔｘＨ層の遮光
用金属層としてのアルミニウム層３０を変形（７てソー
ス電極４２を囲むような鉤形状の上部シールド線３０’
を設けるようにしている。下部シールド線３７′と上部
シールド線３０′は、グランドレベル又は一定電位とな
るよう接続されている。
本発明の本来の目的は、信号線間が狭い場合に、信号線
と同一層にシールド線を形成するのではなく、別層に、
例えば、信号線間であって上下いずれかの層に、又は上
下の両層にシールド線を形成するものであるため、ドレ
イン電極４１とソース電極４２を信号線と考えると、ド
レイン電極４１とソース電極４２の間であって、ドレイ
ン電極４１とソース電極４２か形成されている層以外の
上下いずれかの層、又は上下の両層にシールド線を形成
するものである。従って、この実施例においては、上層
には上部シールド線３０′を、下層には下部シールド線
３７′を形成している。
と同一層にシールド線を形成するのではなく、別層に、
例えば、信号線間であって上下いずれかの層に、又は上
下の両層にシールド線を形成するものであるため、ドレ
イン電極４１とソース電極４２を信号線と考えると、ド
レイン電極４１とソース電極４２の間であって、ドレイ
ン電極４１とソース電極４２か形成されている層以外の
上下いずれかの層、又は上下の両層にシールド線を形成
するものである。従って、この実施例においては、上層
には上部シールド線３０′を、下層には下部シールド線
３７′を形成している。
次に、上記実施例の薄膜トランジスタの製造方法につい
て説明する。
て説明する。
まず、基板２１上に、薄膜トランジスタのゲト電極２５
と下部シールド線３７′となる第１のＣｒ（Ｃｒｌ）層
をＤＣスパッタ法により７５０八程度の厚さで着膜する
。次にこのＣｒｌをフォトリソエツチング工程によりバ
ターニングして、薄膜トランジスタのゲート電極２５の
パターンと下部シールド線３７′のパターンを形成する
。Ｃｒ１のパターン上に薄膜トランジスタのゲート絶縁
膜２６と、その上の半導体活性層２７と、またその上の
チャネル保護膜２９を形成するために、５ｉＮｘｌを３
０００Ａ程度の厚さで、ａ−５ｉ：Ｈを５００Ａ程度の
厚さで、５ｉＮｘ２を１５００Ａ程度の厚さで、順に真
空を破らずにプラズマＣＶＤ （Ｐ−ＣＶＤ）により着
膜する。
と下部シールド線３７′となる第１のＣｒ（Ｃｒｌ）層
をＤＣスパッタ法により７５０八程度の厚さで着膜する
。次にこのＣｒｌをフォトリソエツチング工程によりバ
ターニングして、薄膜トランジスタのゲート電極２５の
パターンと下部シールド線３７′のパターンを形成する
。Ｃｒ１のパターン上に薄膜トランジスタのゲート絶縁
膜２６と、その上の半導体活性層２７と、またその上の
チャネル保護膜２９を形成するために、５ｉＮｘｌを３
０００Ａ程度の厚さで、ａ−５ｉ：Ｈを５００Ａ程度の
厚さで、５ｉＮｘ２を１５００Ａ程度の厚さで、順に真
空を破らずにプラズマＣＶＤ （Ｐ−ＣＶＤ）により着
膜する。
次に、ゲート電極２５に対応するような形状でチャネル
保護膜２９のパターンを形成するためにゲート絶縁膜２
６上にレジストを塗布し２、そして基板２１の裏方向か
らゲー １・電極２５の形状バンンをマスクとしてを用
いて裏面露光を行い、現像して、エツチングを行う。こ
れによりチャネル保護膜２つのパターンが形成される。
保護膜２９のパターンを形成するためにゲート絶縁膜２
６上にレジストを塗布し２、そして基板２１の裏方向か
らゲー １・電極２５の形状バンンをマスクとしてを用
いて裏面露光を行い、現像して、エツチングを行う。こ
れによりチャネル保護膜２つのパターンが形成される。
その上にオーミックコンタクト層２８としてｎ中型のａ
−５ｉ：ＨをＰ−ＣＶＤＩこより１０００ｉ程度の厚さ
で着膜する。次に、薄膜トランジスタのソース電極４１
、ドレイン電極４２となる第２のＣｒ（Ｃｒ２）層をＤ
Ｃマグネトロンスパッタにより１５００Ａ程度の厚さて
着膜する。
−５ｉ：ＨをＰ−ＣＶＤＩこより１０００ｉ程度の厚さ
で着膜する。次に、薄膜トランジスタのソース電極４１
、ドレイン電極４２となる第２のＣｒ（Ｃｒ２）層をＤ
Ｃマグネトロンスパッタにより１５００Ａ程度の厚さて
着膜する。
次に、薄膜トランジスタのソース電極４１、ドレイン電
極４２のＣｒ２をフォトリソ工程とエツチング工程でパ
ターニングして、ソース電極４１、ドレイン電極４２の
パターンを形成する。次に、薄膜トランジスタ部分をＣ
Ｆ、と０２の混合ガスを用いてエツチングすると、Ｃｒ
２とＳｉＮｘのない部分がエツチングされ、つまりａ−
３ｉ：Ｈ層とｎ”ａ−３ｉ：Ｈ層のパターンが形成され
る。
極４２のＣｒ２をフォトリソ工程とエツチング工程でパ
ターニングして、ソース電極４１、ドレイン電極４２の
パターンを形成する。次に、薄膜トランジスタ部分をＣ
Ｆ、と０２の混合ガスを用いてエツチングすると、Ｃｒ
２とＳｉＮｘのない部分がエツチングされ、つまりａ−
３ｉ：Ｈ層とｎ”ａ−３ｉ：Ｈ層のパターンが形成され
る。
これにより、薄膜トランジスタのオーミックコンタクト
層２８のｎ中型のａ−８ｉ：Ｈ層および半導体活性層２
７のａ−３ｉ：Ｈ層がエツチングされる。
層２８のｎ中型のａ−８ｉ：Ｈ層および半導体活性層２
７のａ−３ｉ：Ｈ層がエツチングされる。
そして、全体を覆うように第２の絶縁層３３ｂとなるポ
リイミド層を１３０００Ａ程度の厚さで塗布し、プリベ
ークを行ってフォトリソエツチング工程でパターン形成
を行い、再度ベーキングし、この後に、Ｄｅｓｃｕｍを
行う。
リイミド層を１３０００Ａ程度の厚さで塗布し、プリベ
ークを行ってフォトリソエツチング工程でパターン形成
を行い、再度ベーキングし、この後に、Ｄｅｓｃｕｍを
行う。
次に、アルミニウム（ＡＩ）をＤＣマグネトロンスパッ
タにより全体を覆うように１５０００Ａ程度の厚さで着
膜し、所望のパターンを得るためにフォトリソエツチン
グ工程でバターニングする。
タにより全体を覆うように１５０００Ａ程度の厚さで着
膜し、所望のパターンを得るためにフォトリソエツチン
グ工程でバターニングする。
これにより、薄膜トランジスタのドレイン電極４１に接
続する配線部分とソース電極４２に接続する配線部分の
アルミニウム層、ａｓｔ：Ｈ層の遮光用金属層としての
アルミニウム層３ｏ及び鉤形状の上部シールド線３０′
部分が形成される。
続する配線部分とソース電極４２に接続する配線部分の
アルミニウム層、ａｓｔ：Ｈ層の遮光用金属層としての
アルミニウム層３ｏ及び鉤形状の上部シールド線３０′
部分が形成される。
最後に、パシベーション層（図示せず）であるポリイミ
ドを塗布し、プリベークを行った後にフォトリソエツチ
ング工程でパターニングを行い、さらにベーキングして
パシベーション層を形成する。この後、Ｄｅｓｃｕｍを
行い、不要に残っているポリイミドを取り除く。このよ
うにして、薄膜トランジシタが製造される。
ドを塗布し、プリベークを行った後にフォトリソエツチ
ング工程でパターニングを行い、さらにベーキングして
パシベーション層を形成する。この後、Ｄｅｓｃｕｍを
行い、不要に残っているポリイミドを取り除く。このよ
うにして、薄膜トランジシタが製造される。
このように、本実施例によれば、薄膜トランジスタのソ
ース電極４２と隣接する薄膜トランジスタのドレイン電
極４１との間の電気的影響を遮断する下部シールド線３
７′と鉤形状の上部シールド線３０’を、薄膜トランジ
スタのソース電極４２とドレイン電極４１が形成されて
いるのと同一層に形成するのではなく、絶縁層を介して
上下の別層に薄膜トランジスタのソース電極４２と隣接
する薄膜トランジスタのドレイン電極４１とから等しい
距離の位置にそれぞれ形成するようにした多層配線構造
としているので、薄膜トランジスタのソース電極４２と
隣接する薄膜トランジスタのドレイン電極４１との間が
狭い場合であっても、絶縁層を介して別層に下部シール
ド線３７′と上部シールド線３０′を形成できるため、
薄膜トランジスタのソース電極４２と隣接する薄膜トラ
ンジスタのドレイン電極４１との間のクロストークの発
生を防止でき、薄膜トランジスタのソース電極４２から
電荷を正確に出力することができ、イメージセンサの階
調の再現性を向上できる効果がある。
ース電極４２と隣接する薄膜トランジスタのドレイン電
極４１との間の電気的影響を遮断する下部シールド線３
７′と鉤形状の上部シールド線３０’を、薄膜トランジ
スタのソース電極４２とドレイン電極４１が形成されて
いるのと同一層に形成するのではなく、絶縁層を介して
上下の別層に薄膜トランジスタのソース電極４２と隣接
する薄膜トランジスタのドレイン電極４１とから等しい
距離の位置にそれぞれ形成するようにした多層配線構造
としているので、薄膜トランジスタのソース電極４２と
隣接する薄膜トランジスタのドレイン電極４１との間が
狭い場合であっても、絶縁層を介して別層に下部シール
ド線３７′と上部シールド線３０′を形成できるため、
薄膜トランジスタのソース電極４２と隣接する薄膜トラ
ンジスタのドレイン電極４１との間のクロストークの発
生を防止でき、薄膜トランジスタのソース電極４２から
電荷を正確に出力することができ、イメージセンサの階
調の再現性を向上できる効果がある。
上記実施例では、薄膜トランジスタのソース電極４２と
隣接する薄膜トランジスタのドレイン電極４１との間で
のクロストークを防止するために、薄膜トランジスタの
ソース電極４２とドレイン電極４１が形成されている層
と同一層ではなく、絶縁層５ｉＮｘｌ、５ｉＮｘ２を介
して上下に上部シールド線３０′と下部シールド線３７
′を形成したが、上部シールド線３０′又は下部シール
ド線３７′の一方のみを形成して、薄膜トランジスタ間
の電気的影響を遮断するようにしても構わない。
隣接する薄膜トランジスタのドレイン電極４１との間で
のクロストークを防止するために、薄膜トランジスタの
ソース電極４２とドレイン電極４１が形成されている層
と同一層ではなく、絶縁層５ｉＮｘｌ、５ｉＮｘ２を介
して上下に上部シールド線３０′と下部シールド線３７
′を形成したが、上部シールド線３０′又は下部シール
ド線３７′の一方のみを形成して、薄膜トランジスタ間
の電気的影響を遮断するようにしても構わない。
（発明の効果）
請求項１記載の発明によれば、信号線間の電気的影響を
遮断するシールド線を、信号線が形成されているのと同
一層に形成するのではなく、絶縁層を介して別層に信号
線と隣接する信号線とから等しい距離の位置に形成する
ようにした多層配線構造としているので、信号線間が狭
い場合であっても、絶縁層を介して別層にシールド線を
形成できるため、信号線間のクロストークの発生を防止
し、信号線から電荷を正確に出力することができる効果
がある。
遮断するシールド線を、信号線が形成されているのと同
一層に形成するのではなく、絶縁層を介して別層に信号
線と隣接する信号線とから等しい距離の位置に形成する
ようにした多層配線構造としているので、信号線間が狭
い場合であっても、絶縁層を介して別層にシールド線を
形成できるため、信号線間のクロストークの発生を防止
し、信号線から電荷を正確に出力することができる効果
がある。
請求項２記載の発明によれば、薄膜トランジスタのソー
ス電極と隣接する薄膜トランジスタのドレイン電極との
間の電気的影響を遮断するシールド線を、薄膜トランジ
スタのソース電極とドレイン電極が形成されているのと
同一層に形成するのではなく、絶縁層を介して別層に薄
膜トランジスタのソース電極と隣接する薄膜トランジス
タのドレイン電極とから等しい距離の位置に形成するよ
うにした多層配線構造としているので、薄膜トランジス
タのソース電極と隣接する薄膜トランジス夕のドレイン
電極との間が狭い場合であっても、絶縁層を介して別層
にシールド線を形成できるため、薄膜１ヘランジスタの
ソース電極と隣接する薄膜！・ランジスタのドレイン電
極との間のクロスＩ・−クの発生を防止でき、薄膜トラ
ンジスタのソース電極から電荷を正確に出力することが
できる効果がある。
ス電極と隣接する薄膜トランジスタのドレイン電極との
間の電気的影響を遮断するシールド線を、薄膜トランジ
スタのソース電極とドレイン電極が形成されているのと
同一層に形成するのではなく、絶縁層を介して別層に薄
膜トランジスタのソース電極と隣接する薄膜トランジス
タのドレイン電極とから等しい距離の位置に形成するよ
うにした多層配線構造としているので、薄膜トランジス
タのソース電極と隣接する薄膜トランジス夕のドレイン
電極との間が狭い場合であっても、絶縁層を介して別層
にシールド線を形成できるため、薄膜１ヘランジスタの
ソース電極と隣接する薄膜！・ランジスタのドレイン電
極との間のクロスＩ・−クの発生を防止でき、薄膜トラ
ンジスタのソース電極から電荷を正確に出力することが
できる効果がある。
第１図は本発明の一実施例に係る多層配線構造の平面説
明図、第２図は第１図のＡ−Ａ’部分の断面説明図、第
３図は別の実施例に係る多層配線構造の平面説明図、第
４図は第３図のｃ−ｃ’部分の断面説明図、第５図は従
来のイメージセンサの等価回路図、第６図は従来の多層
配線の断面説明図、第７図は従来のアースシートを有す
る多層配線の断面説明図、第８図（ａ）（ｂ）はそれぞ
れ従来の網目状のアース層を有する多層配線の平面説明
図と断面説明図、第９図（ａ）（ｂ）はそれぞれ従来の
信号線間にシールド線を有する多層配線の平面説明図と
断面説明図、第１０図は従来の薄膜トランジスタの平面
説明図、＠１−１図は第１０図のＤ−Ｄ’部分の断面説
明図である。 １１・・・・・・受光素子アｌノイ １２・・・・・・電荷転送部 １３・・・・・・多層配線 １４・・・・・・共通信号線 １５・・・・・・駆動用ＩＣ １６・・・・・・出力線 ２１・・・・・・基板 ２５・・・・・・ゲート電極 ２６・・・・・・ゲート絶縁層 ２７・・・・・・半導体活性層 ２８・・・・・・オーミックコンタクト層２９・・・・
・・チャネル保護膜 ３０・・・・・・アルミニウム層 ３０′・・・上部シールド線 ３１・・・・・・下部信号線 ３２・・・・・・上部信号線 ３３・・・・・・絶縁層 ３４・・・・・・コンタクトホール ３５・・・・・・アースシーＩ・ ３６・・・・・アース層 ３７・・・・・シールド線 ３７′・・・下部シールド線 ４１・・・・・ドレイン電極 ４２・・・・・ソース電極 第１図
明図、第２図は第１図のＡ−Ａ’部分の断面説明図、第
３図は別の実施例に係る多層配線構造の平面説明図、第
４図は第３図のｃ−ｃ’部分の断面説明図、第５図は従
来のイメージセンサの等価回路図、第６図は従来の多層
配線の断面説明図、第７図は従来のアースシートを有す
る多層配線の断面説明図、第８図（ａ）（ｂ）はそれぞ
れ従来の網目状のアース層を有する多層配線の平面説明
図と断面説明図、第９図（ａ）（ｂ）はそれぞれ従来の
信号線間にシールド線を有する多層配線の平面説明図と
断面説明図、第１０図は従来の薄膜トランジスタの平面
説明図、＠１−１図は第１０図のＤ−Ｄ’部分の断面説
明図である。 １１・・・・・・受光素子アｌノイ １２・・・・・・電荷転送部 １３・・・・・・多層配線 １４・・・・・・共通信号線 １５・・・・・・駆動用ＩＣ １６・・・・・・出力線 ２１・・・・・・基板 ２５・・・・・・ゲート電極 ２６・・・・・・ゲート絶縁層 ２７・・・・・・半導体活性層 ２８・・・・・・オーミックコンタクト層２９・・・・
・・チャネル保護膜 ３０・・・・・・アルミニウム層 ３０′・・・上部シールド線 ３１・・・・・・下部信号線 ３２・・・・・・上部信号線 ３３・・・・・・絶縁層 ３４・・・・・・コンタクトホール ３５・・・・・・アースシーＩ・ ３６・・・・・アース層 ３７・・・・・シールド線 ３７′・・・下部シールド線 ４１・・・・・ドレイン電極 ４２・・・・・ソース電極 第１図
Claims (2)
- （１）同一層に形成された複数の信号線と、前記信号線
間に絶縁層を介して別層に設けられた前記信号線間にお
ける電気的影響を吸収するシールド線とを有することを
特徴とする多層配線構造。 - （２）同一層に形成された複数の薄膜トランジスタのソ
ース電極と隣接する薄膜トランジスタのドレイン電極と
の間に絶縁層を介して別層に設けられた前記薄膜トラン
ジスタのソース電極と隣接する前記薄膜トランジスタの
ドレイン電極との間における電気的影響を吸収するシー
ルド線とを有することを特徴とする多層配線構造。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2146290A JPH0750710B2 (ja) | 1990-06-06 | 1990-06-06 | 多層配線構造 |
| US07/710,791 US5136358A (en) | 1990-06-06 | 1991-06-05 | Multi-layered wiring structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2146290A JPH0750710B2 (ja) | 1990-06-06 | 1990-06-06 | 多層配線構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0442934A true JPH0442934A (ja) | 1992-02-13 |
| JPH0750710B2 JPH0750710B2 (ja) | 1995-05-31 |
Family
ID=15404341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2146290A Expired - Fee Related JPH0750710B2 (ja) | 1990-06-06 | 1990-06-06 | 多層配線構造 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5136358A (ja) |
| JP (1) | JPH0750710B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000082705A (ja) * | 1998-08-26 | 2000-03-21 | Harris Corp | 寄生電流バリヤ |
| JP2004265934A (ja) * | 2003-02-14 | 2004-09-24 | Canon Inc | 固体撮像装置及び放射線撮像装置 |
| JP2004538618A (ja) * | 1999-10-11 | 2004-12-24 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 集積回路 |
| WO2009054097A1 (ja) * | 2007-10-26 | 2009-04-30 | Nikon Corporation | 固体撮像素子 |
| JP2012042261A (ja) * | 2010-08-17 | 2012-03-01 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| WO2016009767A1 (ja) * | 2014-07-17 | 2016-01-21 | ソニー株式会社 | 電子デバイスおよびその製造方法、並びに電子機器 |
| US10218337B2 (en) | 2016-01-29 | 2019-02-26 | Canon Kabushiki Kaisha | Semiconductor device and electronic apparatus |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5256590A (en) * | 1989-11-24 | 1993-10-26 | Mitsubishi Denki Kabushiki Kaisha | Method of making a shielded semiconductor device |
| JPH07112053B2 (ja) * | 1990-04-13 | 1995-11-29 | 富士ゼロックス株式会社 | 薄膜スイッチング素子アレイ |
| JP3172841B2 (ja) * | 1992-02-19 | 2001-06-04 | 株式会社日立製作所 | 薄膜トランジスタとその製造方法及び液晶表示装置 |
| US5723908A (en) * | 1993-03-11 | 1998-03-03 | Kabushiki Kaisha Toshiba | Multilayer wiring structure |
| US5442225A (en) * | 1993-08-13 | 1995-08-15 | Lsi Logic Corporation | Integrated circuit having interconnects with ringing suppressing elements |
| JP3283984B2 (ja) * | 1993-12-28 | 2002-05-20 | 株式会社東芝 | 半導体集積回路装置 |
| US5610404A (en) * | 1995-09-05 | 1997-03-11 | General Electric Company | Flat panel imaging device with ground plane electrode |
| US5610403A (en) * | 1995-09-05 | 1997-03-11 | General Electric Company | Solid state radiation imager with gate electrode plane shield wires |
| JP4560846B2 (ja) * | 1998-07-23 | 2010-10-13 | 日本テキサス・インスツルメンツ株式会社 | クロストーク防止回路 |
| US6365489B1 (en) | 1999-06-15 | 2002-04-02 | Micron Technology, Inc. | Creation of subresolution features via flow characteristics |
| US6862720B1 (en) * | 1999-10-28 | 2005-03-01 | National Semiconductor Corporation | Interconnect exhibiting reduced parasitic capacitance variation |
| FR2819937A1 (fr) * | 2001-01-22 | 2002-07-26 | St Microelectronics Sa | Dispositif semi-conducteur a ligne de transmission perfectionnee |
| CN1319173C (zh) * | 2001-11-19 | 2007-05-30 | 松下电器产业株式会社 | 半导体装置 |
| JP3992504B2 (ja) * | 2002-02-04 | 2007-10-17 | 富士通株式会社 | Ｃｍｏｓイメージセンサ |
| JP3793202B2 (ja) * | 2004-02-02 | 2006-07-05 | キヤノン株式会社 | 固体撮像装置 |
| KR20090116887A (ko) * | 2008-05-08 | 2009-11-12 | 삼성전자주식회사 | 박막트랜지스터 및 그 제조방법 |
| KR101710862B1 (ko) * | 2009-08-05 | 2017-02-28 | 씬 필름 일렉트로닉스 에이에스에이 | 인쇄된 전자장치를 위한 인쇄-적합 디자인 및 레이아웃 |
| US8803320B2 (en) * | 2010-10-28 | 2014-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits and fabrication methods thereof |
| JP2012164794A (ja) * | 2011-02-07 | 2012-08-30 | Sony Corp | 積層配線基板 |
| US9269610B2 (en) | 2014-04-15 | 2016-02-23 | Qualcomm Incorporated | Pattern between pattern for low profile substrate |
| US10304771B2 (en) | 2017-03-10 | 2019-05-28 | Micron Technology, Inc. | Assemblies having shield lines of an upper wiring layer electrically coupled with shield lines of a lower wiring layer |
| US9754872B1 (en) | 2016-05-16 | 2017-09-05 | Micron Technology, Inc. | Assemblies having shield lines of an upper wiring level electrically coupled with shield lines of a lower wiring level |
| KR102777475B1 (ko) | 2019-10-17 | 2025-03-10 | 에스케이하이닉스 주식회사 | 반도체 패키지 |
| US20230268193A1 (en) * | 2022-02-24 | 2023-08-24 | Nanya Technology Corporation | Method for manufacturing a semiconductor device having a shileing feature for signal crosstalk suppression |
| US12424564B2 (en) | 2022-02-24 | 2025-09-23 | Nanya Technology Corporation | Semiconductor device having a shielding line for signal crosstalk suppression |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0196947A (ja) * | 1987-10-09 | 1989-04-14 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07118761B2 (ja) * | 1985-09-20 | 1995-12-18 | 富士ゼロックス株式会社 | 原稿読み取り装置 |
| JPS639358A (ja) * | 1986-06-30 | 1988-01-16 | Fuji Xerox Co Ltd | 原稿読取装置 |
| JPS6344759A (ja) * | 1986-08-12 | 1988-02-25 | Canon Inc | 光電変換装置 |
| JPH0746721B2 (ja) * | 1986-09-09 | 1995-05-17 | 富士ゼロックス株式会社 | イメ−ジセンサおよびその製造方法 |
| JPS6415057A (en) * | 1987-07-10 | 1989-01-19 | Japan Atomic Energy Res Inst | Preparation of antithrombogenic material by graft copolymerization |
| JPH021928A (ja) * | 1988-06-10 | 1990-01-08 | Toshiba Corp | 半導体集積回路 |
| JPH02192763A (ja) * | 1989-01-20 | 1990-07-30 | Konica Corp | イメージセンサ |
-
1990
- 1990-06-06 JP JP2146290A patent/JPH0750710B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-05 US US07/710,791 patent/US5136358A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0196947A (ja) * | 1987-10-09 | 1989-04-14 | Toshiba Corp | 半導体装置及びその製造方法 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000082705A (ja) * | 1998-08-26 | 2000-03-21 | Harris Corp | 寄生電流バリヤ |
| JP2004538618A (ja) * | 1999-10-11 | 2004-12-24 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 集積回路 |
| JP2004265934A (ja) * | 2003-02-14 | 2004-09-24 | Canon Inc | 固体撮像装置及び放射線撮像装置 |
| WO2009054097A1 (ja) * | 2007-10-26 | 2009-04-30 | Nikon Corporation | 固体撮像素子 |
| US8174088B2 (en) | 2007-10-26 | 2012-05-08 | Nikon Corporation | Solid state imaging device |
| JP2012042261A (ja) * | 2010-08-17 | 2012-03-01 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| WO2016009767A1 (ja) * | 2014-07-17 | 2016-01-21 | ソニー株式会社 | 電子デバイスおよびその製造方法、並びに電子機器 |
| CN106537565A (zh) * | 2014-07-17 | 2017-03-22 | 索尼公司 | 电子装置、制造电子装置的方法以及电子设备 |
| US11374082B2 (en) | 2014-07-17 | 2022-06-28 | Sony Group Corporation | Electronic device and method of manufacturing electronic device, and electronic apparatus |
| US10218337B2 (en) | 2016-01-29 | 2019-02-26 | Canon Kabushiki Kaisha | Semiconductor device and electronic apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0750710B2 (ja) | 1995-05-31 |
| US5136358A (en) | 1992-08-04 |
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