JPH04249937A - フレーム同期引き込み回路 - Google Patents
フレーム同期引き込み回路Info
- Publication number
- JPH04249937A JPH04249937A JP3010387A JP1038791A JPH04249937A JP H04249937 A JPH04249937 A JP H04249937A JP 3010387 A JP3010387 A JP 3010387A JP 1038791 A JP1038791 A JP 1038791A JP H04249937 A JPH04249937 A JP H04249937A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- synchronization
- circuit
- frame
- frame synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、例えばディジタル多
重化装置等に用いられるフレーム同期引き込み回路に関
するものである。
重化装置等に用いられるフレーム同期引き込み回路に関
するものである。
【０００２】
【従来の技術】一般に、無線回線を介してディジタル多
重無線装置の受信部に入力されるディジタル変調波は復
調されてデータ信号となるが、このデータ信号から元の
信号を取り出すためにはフレーム同調回路でこのデータ
中に含まれるフレーム同期パターンを検出しなければな
らない。しかし、フレーム同期パターンを検出するまで
の時間が長くなると失われるデータが多くなるので、こ
の時間をできるだけ短くすることが必要である。
重無線装置の受信部に入力されるディジタル変調波は復
調されてデータ信号となるが、このデータ信号から元の
信号を取り出すためにはフレーム同調回路でこのデータ
中に含まれるフレーム同期パターンを検出しなければな
らない。しかし、フレーム同期パターンを検出するまで
の時間が長くなると失われるデータが多くなるので、こ
の時間をできるだけ短くすることが必要である。
【０００３】図４は従来のフレーム同期引き込み回路の
構成を示すブロック図である。図において、１はフレー
ム同期パターン検出回路、６は同期保護回路、７はフレ
ームカウンタである。また、図５は図４の動作を説明す
るためのタイムチャートで図中の番号は図４の同一番号
部分の波形を示す。
構成を示すブロック図である。図において、１はフレー
ム同期パターン検出回路、６は同期保護回路、７はフレ
ームカウンタである。また、図５は図４の動作を説明す
るためのタイムチャートで図中の番号は図４の同一番号
部分の波形を示す。
【０００４】次に、動作について後方保護３段を例にと
って説明する。先ず、図５の１１に示すようにフレーム
同期パターンＦをデータ内に周期的に挿入した入力信号
（入力データ列）がフレーム同期パターン検出回路１に
入力される。時刻ｔ１でこのフレーム同期パターン検出
回路１がフレーム同期パターンＦと思われるパターンを
検出すると、検出パルスを同期保護回路６に出力する。 同期保護回路６はハンティング状態の時に検出パルス１
２が入力されると、フレームカウンタ７にリセットパル
ス５０を送出し、後方保護１段の状態に移行する。フレ
ームカウンタ７はリセットされて初期値からカウントを
開始する。尚、ハンティング状態でないときに検出パル
ス１２が入力されても同期保護回路６はリセットパルス
５０を出力しない。次に、時刻ｔ２において、検出パル
ス１２が同期保護回路６に入力される。しかし、フレー
ムカウンタ７からは次のフレーム同期パターン位置を示
す信号（以下、キャリーとする）が出力されないので後
方保護の次の状態には移行しない。時刻ｔ３において、
検出パルス１２が同期保護回路６に入力されると、それ
と同時にフレームカウンタ７から１フレーム分カウント
したことを示すキャリー５１が入力されるため後方保護
２段の状態に移行する。時刻ｔ４において、検出パルス
１２が同期保護回路６に入力される。この場合もキャリ
ー５１が入力されないので時刻ｔ２と同様後方保護の状
態は変化しない。次に、時刻ｔ５において、フレームカ
ウンタ７からのキャリー５１が同期保護回路６に入力さ
れると、この時には検出パルス１２が入力していないの
で後方保護２段から再びハンティングの状態に移行する
。時刻ｔ６において検出パルス１２が同期保護回路６に
入力されると、時刻ｔ１と同様に後方保護１段に移行し
、またフレームカウンタ７にリセットパルス５０が出力
され、カウンタ値がリセットされる。次に、時刻ｔ７、
ｔ８で検出パルス１２とキャリー５１とが同時に入力さ
れると後方保護２段、３段と移行して同期が確立すると
同時にフレーム同期警報１８が解除となり信号”Ｌ”が
出力される。
って説明する。先ず、図５の１１に示すようにフレーム
同期パターンＦをデータ内に周期的に挿入した入力信号
（入力データ列）がフレーム同期パターン検出回路１に
入力される。時刻ｔ１でこのフレーム同期パターン検出
回路１がフレーム同期パターンＦと思われるパターンを
検出すると、検出パルスを同期保護回路６に出力する。 同期保護回路６はハンティング状態の時に検出パルス１
２が入力されると、フレームカウンタ７にリセットパル
ス５０を送出し、後方保護１段の状態に移行する。フレ
ームカウンタ７はリセットされて初期値からカウントを
開始する。尚、ハンティング状態でないときに検出パル
ス１２が入力されても同期保護回路６はリセットパルス
５０を出力しない。次に、時刻ｔ２において、検出パル
ス１２が同期保護回路６に入力される。しかし、フレー
ムカウンタ７からは次のフレーム同期パターン位置を示
す信号（以下、キャリーとする）が出力されないので後
方保護の次の状態には移行しない。時刻ｔ３において、
検出パルス１２が同期保護回路６に入力されると、それ
と同時にフレームカウンタ７から１フレーム分カウント
したことを示すキャリー５１が入力されるため後方保護
２段の状態に移行する。時刻ｔ４において、検出パルス
１２が同期保護回路６に入力される。この場合もキャリ
ー５１が入力されないので時刻ｔ２と同様後方保護の状
態は変化しない。次に、時刻ｔ５において、フレームカ
ウンタ７からのキャリー５１が同期保護回路６に入力さ
れると、この時には検出パルス１２が入力していないの
で後方保護２段から再びハンティングの状態に移行する
。時刻ｔ６において検出パルス１２が同期保護回路６に
入力されると、時刻ｔ１と同様に後方保護１段に移行し
、またフレームカウンタ７にリセットパルス５０が出力
され、カウンタ値がリセットされる。次に、時刻ｔ７、
ｔ８で検出パルス１２とキャリー５１とが同時に入力さ
れると後方保護２段、３段と移行して同期が確立すると
同時にフレーム同期警報１８が解除となり信号”Ｌ”が
出力される。
【０００５】
【発明が解決しようとする課題】従来のフレーム同期引
き込み回路は以上のように構成されているので、疑似同
期パターンを正規の同期パターンと誤って同期引き込み
を開始することがある。その場合は同期確立に達するま
での後方保護の途中で同期パターンの検出に失敗するの
で、再びハンティングの状態に戻り新たな同期パターン
を探すことになる。そのため、入力データに疑似同期パ
ターンが多数存在していると、同期を確立するまでに非
常に時間がかかる等の課題があった。
き込み回路は以上のように構成されているので、疑似同
期パターンを正規の同期パターンと誤って同期引き込み
を開始することがある。その場合は同期確立に達するま
での後方保護の途中で同期パターンの検出に失敗するの
で、再びハンティングの状態に戻り新たな同期パターン
を探すことになる。そのため、入力データに疑似同期パ
ターンが多数存在していると、同期を確立するまでに非
常に時間がかかる等の課題があった。
【０００６】この発明は、上記のような課題を解消する
ためになされたもので、入力データに疑似同期パターン
が多数存在していても短時間に同期確立をすることがで
きるフレーム同期引き込み回路を得ることを目的とする
。なお、本発明に類似する先行技術として特開昭６３−
６７８３９号公報に示されたものがある。
ためになされたもので、入力データに疑似同期パターン
が多数存在していても短時間に同期確立をすることがで
きるフレーム同期引き込み回路を得ることを目的とする
。なお、本発明に類似する先行技術として特開昭６３−
６７８３９号公報に示されたものがある。
【０００７】
【課題を解決するための手段】この発明に係るフレーム
同期引き込み回路は、１フレーム中の各ビットに対する
同期引き込みの情報を格納するＲＡＭと、ＲＡＭに１フ
レームのビット数に等しい数を周期としてアドレスを与
えるアドレスカウンタと、フレーム同期検出パルスとＲ
ＡＭからの出力データを用いて同期保護段数のカウント
や同期パルスの出力等の制御を行う同期制御回路と、入
力データの１ビットに対してＲＡＭデータの読み出しや
書き込みを行うタイミング信号を生成するタイミング発
生回路とを設けたものである。
同期引き込み回路は、１フレーム中の各ビットに対する
同期引き込みの情報を格納するＲＡＭと、ＲＡＭに１フ
レームのビット数に等しい数を周期としてアドレスを与
えるアドレスカウンタと、フレーム同期検出パルスとＲ
ＡＭからの出力データを用いて同期保護段数のカウント
や同期パルスの出力等の制御を行う同期制御回路と、入
力データの１ビットに対してＲＡＭデータの読み出しや
書き込みを行うタイミング信号を生成するタイミング発
生回路とを設けたものである。
【０００８】
【作用】この発明における同期制御回路は、１フレーム
中の各ビットに対して同期パターンを監視しフレーム同
期パターンの一致情報や保護段数のカウント値をＲＡＭ
に格納し、ＲＡＭに格納したフレーム前までの情報と同
期パターン検出信号とを元に各ビット単位にフレーム同
期の確立，維持を図り、またフレーム同期ビットを出力
する。
中の各ビットに対して同期パターンを監視しフレーム同
期パターンの一致情報や保護段数のカウント値をＲＡＭ
に格納し、ＲＡＭに格納したフレーム前までの情報と同
期パターン検出信号とを元に各ビット単位にフレーム同
期の確立，維持を図り、またフレーム同期ビットを出力
する。
【０００９】
【実施例】以下、この発明の一実施例を図について説明
する。図中、図４と同一の部分は同一の符号をもって図
示した図１において、４は同期パターン一致情報や保護
段数のカウント値等の同期確立のための情報を格納する
ランダムアクセスメモリ（以下、ＲＡＭという）、２は
ＲＡＭ４内の１フレーム前までの情報とフレーム同期パ
ターン検出回路１から出力される検出パルス１２を元に
保護段数の値を進めたりフレーム同期警報１８を出力す
る同期制御回路、３はＲＡＭ４に１フレーム分のビット
数に対応するアドレス１３を与えるアドレスカウンタ、
５は入力データ１１に同期した入力クロック１６を元に
、同期制御回路２にＲＡＭデータの読み出しと書き込み
のタイミング信号を与えるタイミング信号を与えるタイ
ミング発生回路で、ＲＡＭデータ入出力タイミング１７
と、ＲＡＭ４へのライトパルス１９を出力する。
する。図中、図４と同一の部分は同一の符号をもって図
示した図１において、４は同期パターン一致情報や保護
段数のカウント値等の同期確立のための情報を格納する
ランダムアクセスメモリ（以下、ＲＡＭという）、２は
ＲＡＭ４内の１フレーム前までの情報とフレーム同期パ
ターン検出回路１から出力される検出パルス１２を元に
保護段数の値を進めたりフレーム同期警報１８を出力す
る同期制御回路、３はＲＡＭ４に１フレーム分のビット
数に対応するアドレス１３を与えるアドレスカウンタ、
５は入力データ１１に同期した入力クロック１６を元に
、同期制御回路２にＲＡＭデータの読み出しと書き込み
のタイミング信号を与えるタイミング信号を与えるタイ
ミング発生回路で、ＲＡＭデータ入出力タイミング１７
と、ＲＡＭ４へのライトパルス１９を出力する。
【００１０】次に後方保護３段を例にとって動作につい
て説明する。ＲＡＭ４内のデータとしては、前方及び後
方の保護段数カウント値とフレーム同期の情報があり、
立ち上げ時には初期値が設定されるようになっている。 最初、フレーム同期が確立していない状態（全ビットが
ハンティング状態）から始まるとする。
て説明する。ＲＡＭ４内のデータとしては、前方及び後
方の保護段数カウント値とフレーム同期の情報があり、
立ち上げ時には初期値が設定されるようになっている。 最初、フレーム同期が確立していない状態（全ビットが
ハンティング状態）から始まるとする。
【００１１】まず図２の時刻ｔ１において、フレーム同
期パターン検出回路１がフレーム同期パターンを検出す
ると検出パルス１２を同期制御回路２に出力する。この
検出パルス１２に対応するＲＡＭアドレス１３である＜
Ａ＞のＲＡＭ読み出しデータの保護段数値２５は０段で
あるので、同期制御回路２はＲＡＭ書き込みデータの保
護段数値２６を１段に変更しＲＡＭ４に書き込む。ＲＡ
Ｍアドレス１３＜Ｂ＞に対応する検出パルス１２が同期
制御回路２に入力されたときも、上記同様ＲＡＭ書き込
みデータの保護段数値２６を０段から１段に変更してＲ
ＡＭ４に書き込む。
期パターン検出回路１がフレーム同期パターンを検出す
ると検出パルス１２を同期制御回路２に出力する。この
検出パルス１２に対応するＲＡＭアドレス１３である＜
Ａ＞のＲＡＭ読み出しデータの保護段数値２５は０段で
あるので、同期制御回路２はＲＡＭ書き込みデータの保
護段数値２６を１段に変更しＲＡＭ４に書き込む。ＲＡ
Ｍアドレス１３＜Ｂ＞に対応する検出パルス１２が同期
制御回路２に入力されたときも、上記同様ＲＡＭ書き込
みデータの保護段数値２６を０段から１段に変更してＲ
ＡＭ４に書き込む。
【００１２】次に、時刻ｔ２において検出パルス１２が
入力されると、ＲＡＭアドレス１３に対応するＲＡＭ読
み出しデータの保護段数値２５を０段から１段に変更し
、ＲＡＭ書き込みデータの保護段数値２６としてＲＡＭ
４に書き込まれる。
入力されると、ＲＡＭアドレス１３に対応するＲＡＭ読
み出しデータの保護段数値２５を０段から１段に変更し
、ＲＡＭ書き込みデータの保護段数値２６としてＲＡＭ
４に書き込まれる。
【００１３】時刻ｔ３において、ＲＡＭアドレス１３が
＜Ａ＞となったとき検出パルス１２が同期制御回路２に
入力されると、時刻ｔ１のときに書き込まれたＲＡＭ読
み出しデータの保護段数値２５が１段から２段になり、
ＲＡＭ書き込みデータの保護段数値２６としてＲＡＭ４
に書き込まれる。ＲＡＭアドレス１３が＜Ｂ＞のときに
、同期パターンの検出パルス１２が入力されないと、Ｒ
ＡＭ読み出しデータの保護段数値２５の１段が０段とし
てＲＡＭ４に書き込まれ、再びハンティング状態に戻る
。
＜Ａ＞となったとき検出パルス１２が同期制御回路２に
入力されると、時刻ｔ１のときに書き込まれたＲＡＭ読
み出しデータの保護段数値２５が１段から２段になり、
ＲＡＭ書き込みデータの保護段数値２６としてＲＡＭ４
に書き込まれる。ＲＡＭアドレス１３が＜Ｂ＞のときに
、同期パターンの検出パルス１２が入力されないと、Ｒ
ＡＭ読み出しデータの保護段数値２５の１段が０段とし
てＲＡＭ４に書き込まれ、再びハンティング状態に戻る
。
【００１４】時刻ｔ４において、ＲＡＭアドレス１３が
＜Ｃ＞となったとき検出パルス１２が同期制御回路２に
入力されると、時刻ｔ２のときに書き込まれたＲＡＭ読
み出しデータの保護段数値２５が１段から２段になり、
ＲＡＭ書き込みデータの保護段数値２６としてＲＡＭ４
に書き込まれる。
＜Ｃ＞となったとき検出パルス１２が同期制御回路２に
入力されると、時刻ｔ２のときに書き込まれたＲＡＭ読
み出しデータの保護段数値２５が１段から２段になり、
ＲＡＭ書き込みデータの保護段数値２６としてＲＡＭ４
に書き込まれる。
【００１５】次に、時刻ｔ５において、ＲＡＭアドレス
１３が＜Ａ＞となったときに検出パルス１２が出力され
ないと、ＲＡＭ読み出しデータの保護段数値２５の２段
は０段としてＲＡＭ４に書き込まれ、ハンティング状態
になる。
１３が＜Ａ＞となったときに検出パルス１２が出力され
ないと、ＲＡＭ読み出しデータの保護段数値２５の２段
は０段としてＲＡＭ４に書き込まれ、ハンティング状態
になる。
【００１６】時刻ｔ６において、ＲＡＭアドレス１３が
＜Ｃ＞となり、それと同時に検出パルス１２が同期制御
回路２に入力されると、ＲＡＭ読み出しデータの保護段
数値２５の２段は３段に変更されＲＡＭ４に書き込まれ
る。また、フレーム同期情報２８として”１”がＲＡＭ
４に書き込まれ、フレーム同期警報１８が解除されて信
号”Ｌ”を出力すると共に同期が確立する。フレーム同
期ビット２０は、ＲＡＭ書き込みデータのフレーム同期
情報２８を元にしてデータに対して１ビット遅延して出
力される。同期確立後は、ＲＡＭアドレス１３が＜Ｃ＞
のビットに対してのみ前方保護がかかり、他のビットに
対しては同期引き込みの状態で常に監視し、ＲＡＭアド
レス１３が＜Ｃ＞で同期外れが起こった場合、直ちに他
のタイミングで同期を引き込むことになる。
＜Ｃ＞となり、それと同時に検出パルス１２が同期制御
回路２に入力されると、ＲＡＭ読み出しデータの保護段
数値２５の２段は３段に変更されＲＡＭ４に書き込まれ
る。また、フレーム同期情報２８として”１”がＲＡＭ
４に書き込まれ、フレーム同期警報１８が解除されて信
号”Ｌ”を出力すると共に同期が確立する。フレーム同
期ビット２０は、ＲＡＭ書き込みデータのフレーム同期
情報２８を元にしてデータに対して１ビット遅延して出
力される。同期確立後は、ＲＡＭアドレス１３が＜Ｃ＞
のビットに対してのみ前方保護がかかり、他のビットに
対しては同期引き込みの状態で常に監視し、ＲＡＭアド
レス１３が＜Ｃ＞で同期外れが起こった場合、直ちに他
のタイミングで同期を引き込むことになる。
【００１７】また、上記実施例では一つのＲＡＭを用い
てデータのやり取りを行っているので、１クロックの間
にリード・モードとライト・モードの２つが必要となり
、ＲＡＭ４へのアクセスは時分割で行わなければならな
くなる。そのため、入力データ列１１の速度が速くなる
と回路の構成が困難になってくる。以上の点を解決する
方法の一つとして、２つのＲＡＭを使用する方法がある
。ＲＡＭの一方を書き込み、もう一方を読み出しとして
アクセスを行い、フレーム長単位で書き込みと読み出し
を切り替えれば、１クロックの間に時分割でアクセスす
る必要がなくなる。図３は、ＲＡＭを２つ使用した場合
の実施例のブロック図である。この実施例の場合のアド
レスカウンタ３は、１フレームのビット数の２倍のアド
レスを持ち、最上位ビット信号３０（フレーム長毎に反
転する信号）で第１のＲＡＭ３１と第２のＲＡＭ３２の
リードとライトの切り替えを行っている。
てデータのやり取りを行っているので、１クロックの間
にリード・モードとライト・モードの２つが必要となり
、ＲＡＭ４へのアクセスは時分割で行わなければならな
くなる。そのため、入力データ列１１の速度が速くなる
と回路の構成が困難になってくる。以上の点を解決する
方法の一つとして、２つのＲＡＭを使用する方法がある
。ＲＡＭの一方を書き込み、もう一方を読み出しとして
アクセスを行い、フレーム長単位で書き込みと読み出し
を切り替えれば、１クロックの間に時分割でアクセスす
る必要がなくなる。図３は、ＲＡＭを２つ使用した場合
の実施例のブロック図である。この実施例の場合のアド
レスカウンタ３は、１フレームのビット数の２倍のアド
レスを持ち、最上位ビット信号３０（フレーム長毎に反
転する信号）で第１のＲＡＭ３１と第２のＲＡＭ３２の
リードとライトの切り替えを行っている。
【００１８】例えば、最上位ビット信号３０が”Ｈ”の
とき第１のＲＡＭ３１がリードモード、第２のＲＡＭ３
２がライトモードとなるとすると、第１の禁止回路３４
は最上位ビット信号３０が”Ｈ”のとき信号の出力が禁
止され、第１のＲＡＭ書き込みデータ３６と第１のライ
トパルス３７がマスクされるので第１のＲＡＭ３１には
データが書き込まれない。第２の禁止回路３５は最上位
ビット信号３０が”Ｈ”のとき信号が出力されるので、
第２のＲＡＭ書き込みデータ３８と第２のライトパルス
３９が第２のＲＡＭ３２に与えられ、データの書き込み
が行われる。また、最上位ビット信号３０が”Ｈ”のと
き、セレクタ３３は第１のＲＡＭ読み出しデータ４０を
選択し同期制御回路２に送出する。以上の動作により、
１フレーム長の間第１のＲＡＭ３１は常にリード、第２
のＲＡＭ３２は常にライトとなるので、１クロックの間
にリードとライトを切り替えなくても済む。
とき第１のＲＡＭ３１がリードモード、第２のＲＡＭ３
２がライトモードとなるとすると、第１の禁止回路３４
は最上位ビット信号３０が”Ｈ”のとき信号の出力が禁
止され、第１のＲＡＭ書き込みデータ３６と第１のライ
トパルス３７がマスクされるので第１のＲＡＭ３１には
データが書き込まれない。第２の禁止回路３５は最上位
ビット信号３０が”Ｈ”のとき信号が出力されるので、
第２のＲＡＭ書き込みデータ３８と第２のライトパルス
３９が第２のＲＡＭ３２に与えられ、データの書き込み
が行われる。また、最上位ビット信号３０が”Ｈ”のと
き、セレクタ３３は第１のＲＡＭ読み出しデータ４０を
選択し同期制御回路２に送出する。以上の動作により、
１フレーム長の間第１のＲＡＭ３１は常にリード、第２
のＲＡＭ３２は常にライトとなるので、１クロックの間
にリードとライトを切り替えなくても済む。
【００１９】
【発明の効果】以上のように、この発明によれば１フレ
ーム全ビットに対して同期引き込み情報をＲＡＭに格納
し、同期制御回路がそのＲＡＭに格納した出力データと
フレーム同期検出パルスとを用いて同期保護段数のカウ
ントや同期パルスの出力等の制御を行うようにしたので
、データ内に疑似同期パターンが存在しても短時間で同
期確立を行うことが可能となる。また、一旦同期が確立
した後も同期ビット以外のビットを同期引き込みの状態
で監視しているので、同期外れが起った場合、短時間で
同期確立を行えるという効果がある。
ーム全ビットに対して同期引き込み情報をＲＡＭに格納
し、同期制御回路がそのＲＡＭに格納した出力データと
フレーム同期検出パルスとを用いて同期保護段数のカウ
ントや同期パルスの出力等の制御を行うようにしたので
、データ内に疑似同期パターンが存在しても短時間で同
期確立を行うことが可能となる。また、一旦同期が確立
した後も同期ビット以外のビットを同期引き込みの状態
で監視しているので、同期外れが起った場合、短時間で
同期確立を行えるという効果がある。
【図１】この発明の一実施例によるフレーム同期引き込
み回路のブロック図である。
み回路のブロック図である。
【図２】この発明の実施例を説明するためのタイムチャ
ートである。
ートである。
【図３】この発明における他の実施例を示すフレーム同
期引き込み回路のブロック図である。
期引き込み回路のブロック図である。
【図４】従来のフレーム同期引き込み回路のブロック図
である。
である。
【図５】図５の動作を説明するためのタイムチャートで
ある。
ある。
１ フレーム同期パターン検出回路
２ 同期制御回路
３ アドレスカウンタ
４ ランダムアクセスメモリ（ＲＡＭ）５ タイミ
ング発生回路 なお、図中、同一符号は同一、または相当部分を示す。
ング発生回路 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 【請求項１】 フレーム同期パターン検出回路に入力
データ列が入力されるとフレーム同期パターンを検出し
て検出パルスを送出してフレーム同期を行うフレーム同
期引き込み回路において、１フレームのビット数に等し
い数のアドレスを有し、該フレーム中の各ビットに対し
同期パターンの有無や保護段数のカウント値等を格納す
るランダムアクセスメモリと、前記ランダムアクセスメ
モリに１フレームのビット数に等しい数を周期としてア
ドレスを与えるアドレスカウンタと、前記ランダムアク
セスメモリが格納するデータの読み出しや書き込みを行
う際のタイミングパルスを生成するタイミング発生回路
と、前記フレーム同期パターンの検出パルスが入力され
るとランダムアクセスメモリに格納した情報を元に保護
段数の値を進め、あるいはフレーム同期信号の出力の制
御を行う同期制御回路とを備えたことを特徴とするフレ
ーム同期引き込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3010387A JPH04249937A (ja) | 1991-01-07 | 1991-01-07 | フレーム同期引き込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3010387A JPH04249937A (ja) | 1991-01-07 | 1991-01-07 | フレーム同期引き込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04249937A true JPH04249937A (ja) | 1992-09-04 |
Family
ID=11748714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3010387A Pending JPH04249937A (ja) | 1991-01-07 | 1991-01-07 | フレーム同期引き込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04249937A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60138594A (ja) * | 1983-12-27 | 1985-07-23 | 日本電気株式会社 | 時間軸反転回路 |
| JPH01216638A (ja) * | 1988-02-24 | 1989-08-30 | Fujitsu Ltd | フレーム同期回路 |
-
1991
- 1991-01-07 JP JP3010387A patent/JPH04249937A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60138594A (ja) * | 1983-12-27 | 1985-07-23 | 日本電気株式会社 | 時間軸反転回路 |
| JPH01216638A (ja) * | 1988-02-24 | 1989-08-30 | Fujitsu Ltd | フレーム同期回路 |
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