JPH0338843A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH0338843A JPH0338843A JP17290989A JP17290989A JPH0338843A JP H0338843 A JPH0338843 A JP H0338843A JP 17290989 A JP17290989 A JP 17290989A JP 17290989 A JP17290989 A JP 17290989A JP H0338843 A JPH0338843 A JP H0338843A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高速論理集積回路等に用いられる電界効果トラ
ンジスタに関する。
ンジスタに関する。
高周波増幅器や高速コンピュータ用の素子として使われ
る電界効果トランジスタ（ＦＥＴ）として、Ｓｉよりも
低電界移動度の高いＧａＡｓを基板として用いたＧａＡ
ｓＭＥＳＦＥＴや高電子移動度トランジスタ（ＨＥＭＴ
）などが盛んに開発されてきている。
る電界効果トランジスタ（ＦＥＴ）として、Ｓｉよりも
低電界移動度の高いＧａＡｓを基板として用いたＧａＡ
ｓＭＥＳＦＥＴや高電子移動度トランジスタ（ＨＥＭＴ
）などが盛んに開発されてきている。
高速コンピュータ用集積回路の基本素子の性能としては
、高い電流駆動能力を実現することが集積度および処理
速度を向上するうえで重要である。
、高い電流駆動能力を実現することが集積度および処理
速度を向上するうえで重要である。
高い電流駆動能力を実現するためには、チャネルを流れ
る電流がキャリア密度とキャリアの走行速度の積に比例
するという最も単純なモデルからも容易に考えられるよ
うに、キャリアの走行速度とキャリアの密度を上げるこ
とが必要である。また、ゲート長の短縮に伴う短チヤネ
ル効果を抑制するためにチャネルの薄層化も必要である
。
る電流がキャリア密度とキャリアの走行速度の積に比例
するという最も単純なモデルからも容易に考えられるよ
うに、キャリアの走行速度とキャリアの密度を上げるこ
とが必要である。また、ゲート長の短縮に伴う短チヤネ
ル効果を抑制するためにチャネルの薄層化も必要である
。
そこで従来は、例えばＣａＡｓＭＥＳＦＥＴの場合には
、最も制御性よ（薄膜が形成できる分子線エビクキシー
（ＭＢＥ）法による薄膜成長技術によりチャネルの高濃
度薄層化を図ってきているが、実用的に制御性良くドー
ピングできる限界はＭＢＥ法により２ＸＩＯｃｍ１８
−３である。
、最も制御性よ（薄膜が形成できる分子線エビクキシー
（ＭＢＥ）法による薄膜成長技術によりチャネルの高濃
度薄層化を図ってきているが、実用的に制御性良くドー
ピングできる限界はＭＢＥ法により２ＸＩＯｃｍ１８
−３である。
従来の技術で述べたようにチャネルの高濃度化がＦＥＴ
の高性能化において重要であるが、ＧａＡｓは電子の移
動度が大きく高速素子材料として有利であるが、状態密
度が低いためにドーピング濃度が制限されている。一方
、ＳｉはＧａＡｓに比較して電子の移動度は低いが、状
態密度が高く１０２１０２Ｏ″以上の高濃度が実現でき
る。このように、キャリアの状態密度と移動度の間には
材料固有のバンド構造により決まる逆相関の関係にあり
、原理的にキャリアの状態密度と移動度の双方を高くす
ることばできないという課題がある。
の高性能化において重要であるが、ＧａＡｓは電子の移
動度が大きく高速素子材料として有利であるが、状態密
度が低いためにドーピング濃度が制限されている。一方
、ＳｉはＧａＡｓに比較して電子の移動度は低いが、状
態密度が高く１０２１０２Ｏ″以上の高濃度が実現でき
る。このように、キャリアの状態密度と移動度の間には
材料固有のバンド構造により決まる逆相関の関係にあり
、原理的にキャリアの状態密度と移動度の双方を高くす
ることばできないという課題がある。
本発明の目的は、キャリアの状態密度は低いが高キヤリ
ア移動度の材料のメリツトと、移動度は低いが高キヤリ
ア状態密度の材料のメリソトの双方を有効に生かして、
より集積度を高められる高性能なＦＥＴを実現すること
にある。
ア移動度の材料のメリツトと、移動度は低いが高キヤリ
ア状態密度の材料のメリソトの双方を有効に生かして、
より集積度を高められる高性能なＦＥＴを実現すること
にある。
第１の発明に係る電界効果トランジスタは、基板上に形
成した低電子状態密度半導体よりなる第１の半導体層と
、 この第１の半導体層の上に形成した、ｎ型不純物元素を
含む高電子状態密度半導体よりなる第２の半導体層と、 この第２の半導体層上に形成した低電子状態密度半導体
よりなる第３の半導体層とを有することを特徴とする。
成した低電子状態密度半導体よりなる第１の半導体層と
、 この第１の半導体層の上に形成した、ｎ型不純物元素を
含む高電子状態密度半導体よりなる第２の半導体層と、 この第２の半導体層上に形成した低電子状態密度半導体
よりなる第３の半導体層とを有することを特徴とする。
また、第２の発明に係る電界効果トランジスタは、
基板上に形成した低正孔状態密度半導体よりなる第１の
半導体層と、 この第１の半導体層の上に形成した、ｐ型不純物元素を
含む高正孔状態密度半導体よりなる第２の半導体層と、 この第２の半導体層上に形成した低正孔状態密度半導体
よりなる第３の半導体層とを有することを特徴とする。
半導体層と、 この第１の半導体層の上に形成した、ｐ型不純物元素を
含む高正孔状態密度半導体よりなる第２の半導体層と、 この第２の半導体層上に形成した低正孔状態密度半導体
よりなる第３の半導体層とを有することを特徴とする。
本発明の原理は、キャリアの移動度と状態密度は反比例
関係にあるという材料固有の課題を、キャリアの供給層
として移動度は低いが状態密度の高い半導体層を用い、
キャリアの走行層として波動関数のしみだしを積極的に
応用して、できるだ番ノ移動度の高い半導体層中でキ→
・リアを走行させることによっている。例えばＧａＡｓ
の場合、低電界移動度は大きいが、電子状態密度は４．
７Ｘ１０”ｃｍ−″とＳｔの２．８Ｘ１０１９ｃｍ−’
より２桁低い。実際には、縮退効果により分子線エピタ
キシー法でも状態密度以上の５ ＸＩＯ”ｃｍ−３程度
まで高濃度にドープできるが、１０２°ｃｍ−３以上は
できない。従って、高性能化のために、チャネルの高濃
度薄層化を進める上で限界が生じてしまう。そこで、電
子状態密度がＩ ＸＩＯ”ｃｍ−３と大きいＧｅ極薄層
を電子供給層として用い、ｎ型高濃度ドーピングを可能
とするとともに、波動関数の広がりの効果を応用するこ
とによって、電子の平均走行速度の低下をある程度に抑
えて、高性能化が可能となる。
関係にあるという材料固有の課題を、キャリアの供給層
として移動度は低いが状態密度の高い半導体層を用い、
キャリアの走行層として波動関数のしみだしを積極的に
応用して、できるだ番ノ移動度の高い半導体層中でキ→
・リアを走行させることによっている。例えばＧａＡｓ
の場合、低電界移動度は大きいが、電子状態密度は４．
７Ｘ１０”ｃｍ−″とＳｔの２．８Ｘ１０１９ｃｍ−’
より２桁低い。実際には、縮退効果により分子線エピタ
キシー法でも状態密度以上の５ ＸＩＯ”ｃｍ−３程度
まで高濃度にドープできるが、１０２°ｃｍ−３以上は
できない。従って、高性能化のために、チャネルの高濃
度薄層化を進める上で限界が生じてしまう。そこで、電
子状態密度がＩ ＸＩＯ”ｃｍ−３と大きいＧｅ極薄層
を電子供給層として用い、ｎ型高濃度ドーピングを可能
とするとともに、波動関数の広がりの効果を応用するこ
とによって、電子の平均走行速度の低下をある程度に抑
えて、高性能化が可能となる。
以下に、本発明の実施例について図面を参照しながら説
明する。
明する。
第１図は、第１の発明に係る電界効果トランジスタの実
施例の断面図を示す図である。
施例の断面図を示す図である。
第１図に示す実施例のＦＥＴは、半絶縁性ＧａＡｓ基板
１の上に、ＭＢＥ法により、順次ノンドープのＧａＡｓ
層２、Ａｓを１．２Ｘ１０１９ｃｍ−’ドープしたＧｅ
層３、ノンドープのＧａＡｓ層４を、それぞれ厚さ６０
０ｎｍ、 １０ｎｍ、 ２０ｎｍずつ成長する。
１の上に、ＭＢＥ法により、順次ノンドープのＧａＡｓ
層２、Ａｓを１．２Ｘ１０１９ｃｍ−’ドープしたＧｅ
層３、ノンドープのＧａＡｓ層４を、それぞれ厚さ６０
０ｎｍ、 １０ｎｍ、 ２０ｎｍずつ成長する。
その上に、例えばＷＳｉＸからなるゲート電極７をスパ
ッタ法による被着と反応性ドライエツチングによる加工
によって形成する。さらに、ゲート電極７とフォトレジ
ストをマスクとして選択的にＳｔを加速エネルギー７０
ｋｅＶ、 ドースＩ Ｘｌ０Ｉ３ｃ１１＋−”の条件
で注入した後、８００°Ｃで活性化熱処理を行い、ｎ型
低抵抗領域８を形成する。さらに、選択的にＡｕＧｅ−
Ｎｊを蒸着して合金化熱処理を行い、オーム性接触のソ
ース電極５及びドレイン電極６を形成して作製する。
ッタ法による被着と反応性ドライエツチングによる加工
によって形成する。さらに、ゲート電極７とフォトレジ
ストをマスクとして選択的にＳｔを加速エネルギー７０
ｋｅＶ、 ドースＩ Ｘｌ０Ｉ３ｃ１１＋−”の条件
で注入した後、８００°Ｃで活性化熱処理を行い、ｎ型
低抵抗領域８を形成する。さらに、選択的にＡｕＧｅ−
Ｎｊを蒸着して合金化熱処理を行い、オーム性接触のソ
ース電極５及びドレイン電極６を形成して作製する。
第２図は作製したＦＥＴのゲート電極７直下の熱平衡状
態におけるエネルギーバンドの様子を模式的に示した図
で、電子のフェルくレベル９、伝導帯バンドの最小点１
０、価電子帯バンドの最大点１１を示しである。第２図
において、電子の波動関数Ｉ２はｎ型Ｇｅ層３の両側の
ノンドープＧａＡｓ層２．４に広がり、その効果によっ
てノンドープＧａＡｓ層２，４での電子の平均走行速度
がＧｅ層よりも速くなり、かつ、電子供給層としては状
態密度がＩ ＸＩＯ”ｃｍ−’のＧｅを用いているため
、縮退を考えても安定には２ ＸＩＯ”ｃｍ−３以上に
ドーピングが難しいＧａＡｓよりも高ドープ化が可能と
なっている。
態におけるエネルギーバンドの様子を模式的に示した図
で、電子のフェルくレベル９、伝導帯バンドの最小点１
０、価電子帯バンドの最大点１１を示しである。第２図
において、電子の波動関数Ｉ２はｎ型Ｇｅ層３の両側の
ノンドープＧａＡｓ層２．４に広がり、その効果によっ
てノンドープＧａＡｓ層２，４での電子の平均走行速度
がＧｅ層よりも速くなり、かつ、電子供給層としては状
態密度がＩ ＸＩＯ”ｃｍ−’のＧｅを用いているため
、縮退を考えても安定には２ ＸＩＯ”ｃｍ−３以上に
ドーピングが難しいＧａＡｓよりも高ドープ化が可能と
なっている。
第３図は、第２の発明に係る電界効果トランジスタの実
施例の断面図を示す図である。
施例の断面図を示す図である。
第３図に示す実施例のＦＥＴは、ｎ型Ｓｉ基板２１の上
に、ＭＢＥ法により、順次厚さ６００ｎ…のｎ型のＳｉ
層２２、キャリア走行層となる厚さ３０ｎｍのノンドー
プＧｅｏ、５Ｓｉｏ、ｓ層２３、キャリア供給層となる
厚さ５層ｍのＧａをＩ ＸＩＯ”ｃｍ−’ドープした９
９３１層２４、キャリア走行層となる厚さ１０ｎｍのノ
ンドープＧ ｅｏ、ｓＳ ｔ ｏ、ｓ層２５、厚さ２０
ｎｍの低濃度ｎ型Ｓｉ層２６、表面を酸化して形成した
厚さ１０ｎｍのＳｉｇｈ層２７層成７する。その上に、
例えばＷＳ ｉｘからなるゲート電極７をスパンタ法に
よる被着と反応性ト′ライエツチングによる加工によっ
て形成する。さらに、ゲート電極７とフォトレジストを
マスクとして選択的にＢを加速エネルギ８０ｋｅＶ
ドース１．４Ｘ１０１３ｃｍ−２の条件で注入した後、
９００°Ｃで活性化熱処理を行い、ｐ型低抵抗領域２８
を形成する。さらに、選択的にＳ ｉ Ｏを層２７を除
去し、Ａ］Ｓｉを蒸着して合金化熱処理を行い、オーム
性接触のソース電極５及びドレイン電極６を形成して作
製する。
に、ＭＢＥ法により、順次厚さ６００ｎ…のｎ型のＳｉ
層２２、キャリア走行層となる厚さ３０ｎｍのノンドー
プＧｅｏ、５Ｓｉｏ、ｓ層２３、キャリア供給層となる
厚さ５層ｍのＧａをＩ ＸＩＯ”ｃｍ−’ドープした９
９３１層２４、キャリア走行層となる厚さ１０ｎｍのノ
ンドープＧ ｅｏ、ｓＳ ｔ ｏ、ｓ層２５、厚さ２０
ｎｍの低濃度ｎ型Ｓｉ層２６、表面を酸化して形成した
厚さ１０ｎｍのＳｉｇｈ層２７層成７する。その上に、
例えばＷＳ ｉｘからなるゲート電極７をスパンタ法に
よる被着と反応性ト′ライエツチングによる加工によっ
て形成する。さらに、ゲート電極７とフォトレジストを
マスクとして選択的にＢを加速エネルギ８０ｋｅＶ
ドース１．４Ｘ１０１３ｃｍ−２の条件で注入した後、
９００°Ｃで活性化熱処理を行い、ｐ型低抵抗領域２８
を形成する。さらに、選択的にＳ ｉ Ｏを層２７を除
去し、Ａ］Ｓｉを蒸着して合金化熱処理を行い、オーム
性接触のソース電極５及びドレイン電極６を形成して作
製する。
第４図は作製したＦＥＴのゲート電極７直下のゲートに
正電位を印加した空乏層変調モード動作状態ムこおける
エネルギーバンドの様子を模式的に示した図で、フェル
ミレベル９、伝導帯バンドの最小点１０、価電子帯バン
ドの最大点１１を示しである。第４図において、正札の
波動関数Ｉ８は９９３１層２４の両側のノンドープＧｅ
ｏ、５Ｓｌｏ、ｓ層２３゜２５に広がり、その効果によ
って正孔の平均走行速度がＳｉ層よりも速くなり、状態
密度の高いＳ１層をキャリア供給層としているためより
高ドープ化できる。
正電位を印加した空乏層変調モード動作状態ムこおける
エネルギーバンドの様子を模式的に示した図で、フェル
ミレベル９、伝導帯バンドの最小点１０、価電子帯バン
ドの最大点１１を示しである。第４図において、正札の
波動関数Ｉ８は９９３１層２４の両側のノンドープＧｅ
ｏ、５Ｓｌｏ、ｓ層２３゜２５に広がり、その効果によ
って正孔の平均走行速度がＳｉ層よりも速くなり、状態
密度の高いＳ１層をキャリア供給層としているためより
高ドープ化できる。
以上説明したように、本発明によれば、キャリアの供給
層として、移動度は低いが状態密度の高い半導体層を用
い、キャリアの走行層として波動関数のしみだしを積極
的に応用して、できるだけ移動度の高い半導体層を用い
ることによっている。
層として、移動度は低いが状態密度の高い半導体層を用
い、キャリアの走行層として波動関数のしみだしを積極
的に応用して、できるだけ移動度の高い半導体層を用い
ることによっている。
従って、例えば電子状態密度によりドーピング濃度の限
界があったＧａＡｓのような半導体層の場合でも、電子
状態密度の大きいＧｅ層を電子供給層として用い、波動
関数の広がりの効果を応用することによって、電子の平
均走行速度の低下をある程度に抑えて、高濃度ドーピン
グが可能となり、高集積化に適した高性能ＦＥＴが実現
できる。
界があったＧａＡｓのような半導体層の場合でも、電子
状態密度の大きいＧｅ層を電子供給層として用い、波動
関数の広がりの効果を応用することによって、電子の平
均走行速度の低下をある程度に抑えて、高濃度ドーピン
グが可能となり、高集積化に適した高性能ＦＥＴが実現
できる。
第１図は第１の発明に係るＦＥＴの実施例を示す断面図
、 第２図は第１図のＦＥＴのゲート直下におけるバンドの
模式図、 第３図は第２の発明に係るＦＥＴの実施例を示す断面図
、 第４図は第３図のＦＥＴのゲート直下におけるバンドの
模式図である。 １・・・・・半絶縁性ＧａＡｓ基板 ２．４・・・ノンドープＧａＡｓ層 ３・・・・・ｎ型Ｇｅ層 ５・・・・・ソース電極 ６・・・・・ドレイン電極 ７・・・・・ゲート電極 ８・・・・・ｎ型低抵抗領域 ９・・・・・フエルミレベル １０・・・・・伝導帯バンドの最小点 ０ １１・・・・・価電子帯ハンドの最大点１２・・・・・
電子の波動関数 １８・・・・・正孔の波動関数 ２１・・・・・ｎ型Ｓｉ基板 ２２、２６・−ｎ型Ｓｉ層 ２３、２５−−−ノンドープＧｅｏ、５Ｓｉｏ、ｓ層２
４・・・・・ｐ型Ｓｉ層 ２７・・・・・ＳｉＯ□層 ２８・・・・・ｐ型低抵抗領域
、 第２図は第１図のＦＥＴのゲート直下におけるバンドの
模式図、 第３図は第２の発明に係るＦＥＴの実施例を示す断面図
、 第４図は第３図のＦＥＴのゲート直下におけるバンドの
模式図である。 １・・・・・半絶縁性ＧａＡｓ基板 ２．４・・・ノンドープＧａＡｓ層 ３・・・・・ｎ型Ｇｅ層 ５・・・・・ソース電極 ６・・・・・ドレイン電極 ７・・・・・ゲート電極 ８・・・・・ｎ型低抵抗領域 ９・・・・・フエルミレベル １０・・・・・伝導帯バンドの最小点 ０ １１・・・・・価電子帯ハンドの最大点１２・・・・・
電子の波動関数 １８・・・・・正孔の波動関数 ２１・・・・・ｎ型Ｓｉ基板 ２２、２６・−ｎ型Ｓｉ層 ２３、２５−−−ノンドープＧｅｏ、５Ｓｉｏ、ｓ層２
４・・・・・ｐ型Ｓｉ層 ２７・・・・・ＳｉＯ□層 ２８・・・・・ｐ型低抵抗領域
Claims (2)
- （１）基板上に形成した低電子状態密度半導体よりなる
第１の半導体層と、 この第１の半導体層の上に形成した、ｎ型不純物元素を
含む高電子状態密度半導体よりなる第２の半導体層と、 この第２の半導体層上に形成した低電子状態密度半導体
よりなる第３の半導体層とを有することを特徴とする電
界効果トランジスタ。 - （２）基板上に形成した低正孔状態密度半導体よりなる
第１の半導体層と、 この第１の半導体層の上に形成した、ｐ型不純物元素を
含む高正孔状態密度半導体よりなる第２の半導体層と、 この第２の半導体層上に形成した低正孔状態密度半導体
よりなる第３の半導体層とを有することを特徴とする電
界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17290989A JPH0812915B2 (ja) | 1989-07-06 | 1989-07-06 | 電界効果トランジスタ |
| US07/709,799 US5227644A (en) | 1989-07-06 | 1991-06-03 | Heterojunction field effect transistor with improve carrier density and mobility |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17290989A JPH0812915B2 (ja) | 1989-07-06 | 1989-07-06 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0338843A true JPH0338843A (ja) | 1991-02-19 |
| JPH0812915B2 JPH0812915B2 (ja) | 1996-02-07 |
Family
ID=15950594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17290989A Expired - Lifetime JPH0812915B2 (ja) | 1989-07-06 | 1989-07-06 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812915B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7874261B2 (en) | 2005-02-23 | 2011-01-25 | Tokyo Electron Limited | Stage apparatus and coating treatment device |
-
1989
- 1989-07-06 JP JP17290989A patent/JPH0812915B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7874261B2 (en) | 2005-02-23 | 2011-01-25 | Tokyo Electron Limited | Stage apparatus and coating treatment device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0812915B2 (ja) | 1996-02-07 |
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Legal Events
| Date | Code | Title | Description |
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