JPH0224025B2 - - Google Patents
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- JPH0224025B2 JPH0224025B2 JP59147957A JP14795784A JPH0224025B2 JP H0224025 B2 JPH0224025 B2 JP H0224025B2 JP 59147957 A JP59147957 A JP 59147957A JP 14795784 A JP14795784 A JP 14795784A JP H0224025 B2 JPH0224025 B2 JP H0224025B2
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- Japan
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- superlattice structure
- effect transistor
- field effect
- carrier
- layer
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/751—Insulated-gate field-effect transistors [IGFET] having composition variations in the channel regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6748—Group IV materials, e.g. germanium or silicon carbide having a multilayer structure or superlattice structure
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- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、非晶質薄膜による超格子構造を用い
た電界効果トランジスタに関し、特に超格子構造
内に形成されるポテンシヤル井戸を主にチヤネル
部として使用した高速動作可能な電界効果トラン
ジスタに関するものである。
た電界効果トランジスタに関し、特に超格子構造
内に形成されるポテンシヤル井戸を主にチヤネル
部として使用した高速動作可能な電界効果トラン
ジスタに関するものである。
従来の電界効果トランジスタにおいては、キヤ
リアの蓄積されるチヤネル部がゲート絶縁膜と半
導体の界面近傍に集中するため、チヤネル内を走
行するキヤリアは、界面準位あるいはゲート絶縁
膜内のキヤリア捕獲準位によつて捕獲される。キ
ヤリアを捕獲した準位は、チヤネル内を走行する
キヤリアを散乱させて移動度の低下を招いたり、
制御不可能な再放出によるキヤリア生成を行つ
て、ヒステリシス特性や特性変動を生じる原因と
なる。このためキヤリア捕獲準位は、誤動作の原
因となつたり、高速動作の大きな障害となつてい
る。
リアの蓄積されるチヤネル部がゲート絶縁膜と半
導体の界面近傍に集中するため、チヤネル内を走
行するキヤリアは、界面準位あるいはゲート絶縁
膜内のキヤリア捕獲準位によつて捕獲される。キ
ヤリアを捕獲した準位は、チヤネル内を走行する
キヤリアを散乱させて移動度の低下を招いたり、
制御不可能な再放出によるキヤリア生成を行つ
て、ヒステリシス特性や特性変動を生じる原因と
なる。このためキヤリア捕獲準位は、誤動作の原
因となつたり、高速動作の大きな障害となつてい
る。
本発明は、超格子構造をチヤネル部に使用する
ことにより、安定で且つ高速動作可能な電界効果
トランジスタを提供する。
ことにより、安定で且つ高速動作可能な電界効果
トランジスタを提供する。
超格子構造は、禁制帯幅の異なる２種類の半導
体の各極めて薄い非晶質の膜、すなわちそれぞれ
数百Ａ以下の非晶質薄膜を交互に積層して形成し
たものである。
体の各極めて薄い非晶質の膜、すなわちそれぞれ
数百Ａ以下の非晶質薄膜を交互に積層して形成し
たものである。
以下に、本発明の詳細を実施例にしたがつて説
明する。
明する。
第１図は、本発明の１実施例である薄膜電界効
果トランジスタの断面図である。図において、１
は半導体のバルク層、２は動作時にチヤネルが形
成されるヘテロ接合超格子構造の活性層、３はソ
ース、４はドレイン、５はゲート電極、６はSiO2
あるいはSi3N4などのゲート絶縁膜を表している。
果トランジスタの断面図である。図において、１
は半導体のバルク層、２は動作時にチヤネルが形
成されるヘテロ接合超格子構造の活性層、３はソ
ース、４はドレイン、５はゲート電極、６はSiO2
あるいはSi3N4などのゲート絶縁膜を表している。
本実施例では、ヘテロ接合超格子構造の活性層
２の厚さは約200Åであるが、200乃至200Åの範
囲に製作することができる。キヤリアは、ソース
およびドレイン間で、活性層２の超格子構造内に
形成されるポテンシヤル井戸層に拘束された状態
で、２次元的に高速度で伝播する。図中の実線の
矢線は電子流を表している。
２の厚さは約200Åであるが、200乃至200Åの範
囲に製作することができる。キヤリアは、ソース
およびドレイン間で、活性層２の超格子構造内に
形成されるポテンシヤル井戸層に拘束された状態
で、２次元的に高速度で伝播する。図中の実線の
矢線は電子流を表している。
ヘテロ接合超格子構造は、非晶質SiとSi1−xNx
またはSiとSi1−xCxなどの超薄層を交互に積層し
て形成される。第２図はその１例を示したもの
で、７は水素を含有する非晶質のａ−Si1−xNx：
Ｈ層、８は非晶質のａ−Si：Ｈ層であり、層７と
層８は交互に積層されている。各層の厚さＷは、
30〜200Åの範囲が適当である。
またはSiとSi1−xCxなどの超薄層を交互に積層し
て形成される。第２図はその１例を示したもの
で、７は水素を含有する非晶質のａ−Si1−xNx：
Ｈ層、８は非晶質のａ−Si：Ｈ層であり、層７と
層８は交互に積層されている。各層の厚さＷは、
30〜200Åの範囲が適当である。
第３図は、第２図に示した超格子構造のエネル
ギーバンド図である。図示のように、ａ−Si1−x
Nx：Ｈ（ｘ＝0.24）層の禁制帯幅は1.96eVであ
り、ａ−Si：Ｈ層のそれは1.72eVであつて、後者
の層は前者の層に対してポテンシヤル井戸となつ
ている。
ギーバンド図である。図示のように、ａ−Si1−x
Nx：Ｈ（ｘ＝0.24）層の禁制帯幅は1.96eVであ
り、ａ−Si：Ｈ層のそれは1.72eVであつて、後者
の層は前者の層に対してポテンシヤル井戸となつ
ている。
第４図は、第１図に示した薄膜電界効果トラン
ジスタにおける、フラツトバンド状態（ゲート電
圧無印加時又は小さいゲート電圧で実現される）
でのエネルギーバンド図を示したもので、第５図
は、これに比較的大きい正のゲート電圧VGを印
加し、チヤネルを形成した状態でのエネルギーバ
ンド図を示したものである。また第６図は、比較
のため、超格子構造をもたない従来の薄膜電界効
果トランジスタに比較的大きい正のゲート電圧印
加時におけるエネルギーバンド図を示したもので
ある。
ジスタにおける、フラツトバンド状態（ゲート電
圧無印加時又は小さいゲート電圧で実現される）
でのエネルギーバンド図を示したもので、第５図
は、これに比較的大きい正のゲート電圧VGを印
加し、チヤネルを形成した状態でのエネルギーバ
ンド図を示したものである。また第６図は、比較
のため、超格子構造をもたない従来の薄膜電界効
果トランジスタに比較的大きい正のゲート電圧印
加時におけるエネルギーバンド図を示したもので
ある。
電界効果トランジスタのチヤネル部に超格子構
造を導入することにより、安定で且つ高速の動作
が得られるのは次の３つの理由による。
造を導入することにより、安定で且つ高速の動作
が得られるのは次の３つの理由による。
第１には、超格子構造内に形成されるポテンシ
ヤル井戸層に閉じ込められたキヤリアは、井戸幅
がキヤリアのド・ブロイ波長程度（数＋Å）に狭
い場合には、量子サイズ効果により、キヤリアが
２次元的にのみ分布する２次元キヤリアガス状態
となることである。この２次元キヤリアガス状態
において井戸層内のキヤリア輸送時の散乱は、２
次元等エネルギー面内での散乱のみが支配的とな
つてキヤリア散乱確率が減少するため、キヤリア
移動度が増大する。
ヤル井戸層に閉じ込められたキヤリアは、井戸幅
がキヤリアのド・ブロイ波長程度（数＋Å）に狭
い場合には、量子サイズ効果により、キヤリアが
２次元的にのみ分布する２次元キヤリアガス状態
となることである。この２次元キヤリアガス状態
において井戸層内のキヤリア輸送時の散乱は、２
次元等エネルギー面内での散乱のみが支配的とな
つてキヤリア散乱確率が減少するため、キヤリア
移動度が増大する。
第２には、第５図中にキヤリアが電子の場合に
ついてで示されているように、キヤリアの電子
は、超格子構造内の各ポテンシヤル井戸層に閉
じ込められ、ゲート絶縁膜から離れて形成された
チヤネルを走行するようになることである。その
ため、第６図に示す従来例の場合のように、ゲー
ト絶縁膜界面に存在する界面準位により電子が
捕獲されたり、界面付近の固定電荷により散乱を
うけて、キヤリア移動度が低下するというような
下具合点が大幅に改善される。
ついてで示されているように、キヤリアの電子
は、超格子構造内の各ポテンシヤル井戸層に閉
じ込められ、ゲート絶縁膜から離れて形成された
チヤネルを走行するようになることである。その
ため、第６図に示す従来例の場合のように、ゲー
ト絶縁膜界面に存在する界面準位により電子が
捕獲されたり、界面付近の固定電荷により散乱を
うけて、キヤリア移動度が低下するというような
下具合点が大幅に改善される。
第３には、第５図のエネルギーバンド図に示さ
れるように、超格子構造を用いた場合、キヤリア
（電子）の分布が各ポテンシヤル井戸層に空間的
に分離されて分布するため、ゲート電圧VGの印
加によつて生ずるバンドの曲がりが均一化され、
第６図の従来例のものでは、強くバンドの曲がる
領域が表面から100Å乃至200Å程度の深さしかな
かつたのにくらべて、表面層よりさらに深い位置
（たとえば数百Å）にまで及ぶことである。これ
により、平均電界強度を表面層で低下させること
ができ、強電界下での界面準位やゲート絶縁膜内
の捕獲準位へのキヤリア捕獲を抑制することが可
能となる。
れるように、超格子構造を用いた場合、キヤリア
（電子）の分布が各ポテンシヤル井戸層に空間的
に分離されて分布するため、ゲート電圧VGの印
加によつて生ずるバンドの曲がりが均一化され、
第６図の従来例のものでは、強くバンドの曲がる
領域が表面から100Å乃至200Å程度の深さしかな
かつたのにくらべて、表面層よりさらに深い位置
（たとえば数百Å）にまで及ぶことである。これ
により、平均電界強度を表面層で低下させること
ができ、強電界下での界面準位やゲート絶縁膜内
の捕獲準位へのキヤリア捕獲を抑制することが可
能となる。
なお、本発明は、薄膜電界効果トランジスタを
実施例として説明されたが、一般のMOS型電界
効果トランジスタにも適用できることは容易に理
解できるところである。
実施例として説明されたが、一般のMOS型電界
効果トランジスタにも適用できることは容易に理
解できるところである。
また、本実施例で使用された非晶質半導体Si，
Si1−xNxは本発明に適用可能な１例にすぎず、広
い範囲の材料の組み合わせが可能である。
Si1−xNxは本発明に適用可能な１例にすぎず、広
い範囲の材料の組み合わせが可能である。
以上のように、本発明によれば、超格子構造を
電界効果トランジスタのチヤネル部に使用するこ
とで、キヤリア移動度の増大とともに、捕獲準位
によるキヤリア捕獲の抑制とが図られ、誤動作が
極めて少なくて高速動作が可能な非晶質半導体を
用いた電界効果トランジスタを提供することがで
きる。
電界効果トランジスタのチヤネル部に使用するこ
とで、キヤリア移動度の増大とともに、捕獲準位
によるキヤリア捕獲の抑制とが図られ、誤動作が
極めて少なくて高速動作が可能な非晶質半導体を
用いた電界効果トランジスタを提供することがで
きる。
第１図は本発明の１実施例の薄膜電界効果トラ
ンジスタの断面図、第２図はヘテロ接合超格子構
造の１実施例を示す図、第３図は第２図に示すヘ
テロ接合超格子構造のエネルギーバンド図、第４
図は第１図に示す実施例のフラツトバンド状態の
時のエネルギーバンド図、第５図は同じ実施例の
ゲート電圧印加時のエネルギーバンド図、第６図
は従来の薄膜電界効果トランジスタのゲート電圧
印加時のエネルギーバンド図である。 図中、１はバルク層、２はヘテロ接合超格子構
造の活性層、３はソース、４はドレイン、５はゲ
ート電極、６はゲート絶縁膜を示す。
ンジスタの断面図、第２図はヘテロ接合超格子構
造の１実施例を示す図、第３図は第２図に示すヘ
テロ接合超格子構造のエネルギーバンド図、第４
図は第１図に示す実施例のフラツトバンド状態の
時のエネルギーバンド図、第５図は同じ実施例の
ゲート電圧印加時のエネルギーバンド図、第６図
は従来の薄膜電界効果トランジスタのゲート電圧
印加時のエネルギーバンド図である。 図中、１はバルク層、２はヘテロ接合超格子構
造の活性層、３はソース、４はドレイン、５はゲ
ート電極、６はゲート絶縁膜を示す。
Claims (1)
- １ 禁制帯幅の異なる２種類の半導体の極めて薄
い非晶質の薄膜を交互に積層して製作されるヘテ
ロ接合超格子構造のチヤネル部をもつ電界効果ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14795784A JPS6127681A (ja) | 1984-07-17 | 1984-07-17 | 超格子構造のチヤネル部をもつ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14795784A JPS6127681A (ja) | 1984-07-17 | 1984-07-17 | 超格子構造のチヤネル部をもつ電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6127681A JPS6127681A (ja) | 1986-02-07 |
| JPH0224025B2 true JPH0224025B2 (ja) | 1990-05-28 |
Family
ID=15441903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14795784A Granted JPS6127681A (ja) | 1984-07-17 | 1984-07-17 | 超格子構造のチヤネル部をもつ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6127681A (ja) |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0719888B2 (ja) * | 1985-04-05 | 1995-03-06 | セイコーエプソン株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JPS62279672A (ja) * | 1986-05-28 | 1987-12-04 | Kanegafuchi Chem Ind Co Ltd | 半導体装置 |
| FR2600821B1 (fr) * | 1986-06-30 | 1988-12-30 | Thomson Csf | Dispositif semi-conducteur a heterojonction et double canal, son application a un transistor a effet de champ, et son application a un dispositif de transductance negative |
| US4908678A (en) * | 1986-10-08 | 1990-03-13 | Semiconductor Energy Laboratory Co., Ltd. | FET with a super lattice channel |
| JPS6394681A (ja) * | 1986-10-08 | 1988-04-25 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置の作製方法 |
| JPS6394682A (ja) * | 1986-10-08 | 1988-04-25 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置 |
| JP2709374B2 (ja) * | 1986-10-08 | 1998-02-04 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型電界効果半導体装置 |
| US5051786A (en) * | 1989-10-24 | 1991-09-24 | Mcnc | Passivated polycrystalline semiconductors quantum well/superlattice structures fabricated thereof |
| JP2692599B2 (ja) | 1994-07-27 | 1997-12-17 | 株式会社島津製作所 | レーザー非接触伸び計 |
| US6993222B2 (en) | 1999-03-03 | 2006-01-31 | Rj Mears, Llc | Optical filter device with aperiodically arranged grating elements |
| GB2386254A (en) | 1999-03-05 | 2003-09-10 | Nanovis Llc | Superlattices |
| JP3373831B2 (ja) | 2000-01-19 | 2003-02-04 | 岸本産業株式会社 | 試験片の伸び測定方法及び装置 |
| EP1231640A4 (en) | 2000-06-27 | 2008-10-08 | Matsushita Electric Industrial Co Ltd | SEMICONDUCTOR COMPONENT |
| EP1315212A4 (en) | 2000-11-21 | 2008-09-03 | Matsushita Electric Industrial Co Ltd | SEMICONDUCTOR COMPONENT AND METHOD FOR THE PRODUCTION THEREOF |
| US7531828B2 (en) | 2003-06-26 | 2009-05-12 | Mears Technologies, Inc. | Semiconductor device including a strained superlattice between at least one pair of spaced apart stress regions |
| US7659539B2 (en) | 2003-06-26 | 2010-02-09 | Mears Technologies, Inc. | Semiconductor device including a floating gate memory cell with a superlattice channel |
| US7045377B2 (en) | 2003-06-26 | 2006-05-16 | Rj Mears, Llc | Method for making a semiconductor device including a superlattice and adjacent semiconductor layer with doped regions defining a semiconductor junction |
| US7045813B2 (en) | 2003-06-26 | 2006-05-16 | Rj Mears, Llc | Semiconductor device including a superlattice with regions defining a semiconductor junction |
| US6958486B2 (en) | 2003-06-26 | 2005-10-25 | Rj Mears, Llc | Semiconductor device including band-engineered superlattice |
| US7033437B2 (en) | 2003-06-26 | 2006-04-25 | Rj Mears, Llc | Method for making semiconductor device including band-engineered superlattice |
| US7227174B2 (en) | 2003-06-26 | 2007-06-05 | Rj Mears, Llc | Semiconductor device including a superlattice and adjacent semiconductor layer with doped regions defining a semiconductor junction |
| US7531850B2 (en) | 2003-06-26 | 2009-05-12 | Mears Technologies, Inc. | Semiconductor device including a memory cell with a negative differential resistance (NDR) device |
| US7612366B2 (en) | 2003-06-26 | 2009-11-03 | Mears Technologies, Inc. | Semiconductor device including a strained superlattice layer above a stress layer |
| US7491587B2 (en) | 2003-06-26 | 2009-02-17 | Mears Technologies, Inc. | Method for making a semiconductor device having a semiconductor-on-insulator (SOI) configuration and including a superlattice on a thin semiconductor layer |
| WO2005018005A1 (en) | 2003-06-26 | 2005-02-24 | Rj Mears, Llc | Semiconductor device including mosfet having band-engineered superlattice |
| US7229902B2 (en) | 2003-06-26 | 2007-06-12 | Rj Mears, Llc | Method for making a semiconductor device including a superlattice with regions defining a semiconductor junction |
| US7446002B2 (en) | 2003-06-26 | 2008-11-04 | Mears Technologies, Inc. | Method for making a semiconductor device comprising a superlattice dielectric interface layer |
| US7586116B2 (en) | 2003-06-26 | 2009-09-08 | Mears Technologies, Inc. | Semiconductor device having a semiconductor-on-insulator configuration and a superlattice |
| US7586165B2 (en) | 2003-06-26 | 2009-09-08 | Mears Technologies, Inc. | Microelectromechanical systems (MEMS) device including a superlattice |
| US7531829B2 (en) | 2003-06-26 | 2009-05-12 | Mears Technologies, Inc. | Semiconductor device including regions of band-engineered semiconductor superlattice to reduce device-on resistance |
| US7535041B2 (en) | 2003-06-26 | 2009-05-19 | Mears Technologies, Inc. | Method for making a semiconductor device including regions of band-engineered semiconductor superlattice to reduce device-on resistance |
| US7598515B2 (en) | 2003-06-26 | 2009-10-06 | Mears Technologies, Inc. | Semiconductor device including a strained superlattice and overlying stress layer and related methods |
| US7514328B2 (en) | 2003-06-26 | 2009-04-07 | Mears Technologies, Inc. | Method for making a semiconductor device including shallow trench isolation (STI) regions with a superlattice therebetween |
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| US7928425B2 (en) | 2007-01-25 | 2011-04-19 | Mears Technologies, Inc. | Semiconductor device including a metal-to-semiconductor superlattice interface layer and related methods |
| US7880161B2 (en) | 2007-02-16 | 2011-02-01 | Mears Technologies, Inc. | Multiple-wavelength opto-electronic device including a superlattice |
| US7863066B2 (en) | 2007-02-16 | 2011-01-04 | Mears Technologies, Inc. | Method for making a multiple-wavelength opto-electronic device including a superlattice |
| US7812339B2 (en) | 2007-04-23 | 2010-10-12 | Mears Technologies, Inc. | Method for making a semiconductor device including shallow trench isolation (STI) regions with maskless superlattice deposition following STI formation and related structures |
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| WO2015191561A1 (en) | 2014-06-09 | 2015-12-17 | Mears Technologies, Inc. | Semiconductor devices with enhanced deterministic doping and related methods |
| US9722046B2 (en) | 2014-11-25 | 2017-08-01 | Atomera Incorporated | Semiconductor device including a superlattice and replacement metal gate structure and related methods |
| CN107810549B (zh) | 2015-05-15 | 2021-12-17 | 阿托梅拉公司 | 具有提供晕圈注入峰值限制的超晶格层的半导体装置和相关方法 |
| US9721790B2 (en) | 2015-06-02 | 2017-08-01 | Atomera Incorporated | Method for making enhanced semiconductor structures in single wafer processing chamber with desired uniformity control |
| TWI723262B (zh) | 2017-05-16 | 2021-04-01 | 美商安托梅拉公司 | 包含超晶格作為吸除層之半導體元件及方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS55117281A (en) * | 1979-03-05 | 1980-09-09 | Nippon Telegr & Teleph Corp <Ntt> | 3[5 group compound semiconductor hetero structure mosfet |
| JPS5984475A (ja) * | 1982-11-05 | 1984-05-16 | Hitachi Ltd | 電界効果型トランジスタ |
-
1984
- 1984-07-17 JP JP14795784A patent/JPS6127681A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6127681A (ja) | 1986-02-07 |
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