JPH04250719A - 三電圧出力回路 - Google Patents
三電圧出力回路Info
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- JPH04250719A JPH04250719A JP3008280A JP828091A JPH04250719A JP H04250719 A JPH04250719 A JP H04250719A JP 3008280 A JP3008280 A JP 3008280A JP 828091 A JP828091 A JP 828091A JP H04250719 A JPH04250719 A JP H04250719A
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- 238000010586 diagram Methods 0.000 description 5
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は三電圧出力回路に関し、
特に三ステート出力バッファで構成した三電圧出力回路
に関する。
特に三ステート出力バッファで構成した三電圧出力回路
に関する。
【０００２】
【従来の技術】従来の三電圧出力回路は、図５に示すよ
うに電源電圧ＶＤと接地電位Ｇの間に２つの抵抗Ｒ１，
Ｒ２を有し、かつ個々の抵抗部の電位を切り換えるため
の３つのスイッチＳ１，Ｓ２，Ｓ３が接続され、出力信
号Ｏが出力端子ＴＯに出力される構成になっていた。
うに電源電圧ＶＤと接地電位Ｇの間に２つの抵抗Ｒ１，
Ｒ２を有し、かつ個々の抵抗部の電位を切り換えるため
の３つのスイッチＳ１，Ｓ２，Ｓ３が接続され、出力信
号Ｏが出力端子ＴＯに出力される構成になっていた。
【０００３】次に動作について説明する。
【０００４】いま、仮に電源電圧ＶＤ，接地電位Ｇをそ
れぞれ５Ｖ，０Ｖと定めると、抵抗Ｒ１，Ｒ２の中間で
ある分電圧ＶＭの電位は２．５Ｖとなり、この時スイッ
チＳ２がオンで、スイッチＳ１，Ｓ３がオフならば、出
力端子Ｔ０より出力信号Ｏとして２．５Ｖの電圧が得ら
れる。
れぞれ５Ｖ，０Ｖと定めると、抵抗Ｒ１，Ｒ２の中間で
ある分電圧ＶＭの電位は２．５Ｖとなり、この時スイッ
チＳ２がオンで、スイッチＳ１，Ｓ３がオフならば、出
力端子Ｔ０より出力信号Ｏとして２．５Ｖの電圧が得ら
れる。
【０００５】同様に、スイッチＳ１のみがオンのとき、
５Ｖが、また、スイッチＳ３のみがオンのとき０Ｖが、
それぞれ出力信号Ｏとして出力端子ＴＯより得られると
いうものであった。
５Ｖが、また、スイッチＳ３のみがオンのとき０Ｖが、
それぞれ出力信号Ｏとして出力端子ＴＯより得られると
いうものであった。
【０００６】
【発明が解決しようとする課題】この従来の三電圧出力
回路では、回路構成が複雑なうえに、スイッチを切り換
えるための信号を外部から加えることにより三電圧を出
力するという構成であるため、部品点数が多いという欠
点があった。
回路では、回路構成が複雑なうえに、スイッチを切り換
えるための信号を外部から加えることにより三電圧を出
力するという構成であるため、部品点数が多いという欠
点があった。
【０００７】
【課題を解決するための手段】第１の発明の三電圧出力
回路は、イネーブル信号により出力端子への出力信号を
入力信号に関係ずけるか否かを切替えるイネーブル機能
を有する三ステートバッファと、電源電圧を分圧し分電
圧を発生する直列接続された第一および第二の抵抗と、
前記イネーブル信号により前記出力端子への前記分電圧
の出力を接断するアナログスイッチとを備えて構成され
ている。
回路は、イネーブル信号により出力端子への出力信号を
入力信号に関係ずけるか否かを切替えるイネーブル機能
を有する三ステートバッファと、電源電圧を分圧し分電
圧を発生する直列接続された第一および第二の抵抗と、
前記イネーブル信号により前記出力端子への前記分電圧
の出力を接断するアナログスイッチとを備えて構成され
ている。
【０００８】また、第２の発明の三電圧出力回路は、出
力端子が並列接続されイネーブル信号により出力端子へ
の出力信号を入力信号に関係ずけるか否かを切替えるイ
ネーブル機能を有する第一，第二の三ステートバッファ
と、前記出力端子に電源プルアップ抵抗である第一の抵
抗とプルダウン抵抗である第二の抵抗とを備えることに
より構成されている。
力端子が並列接続されイネーブル信号により出力端子へ
の出力信号を入力信号に関係ずけるか否かを切替えるイ
ネーブル機能を有する第一，第二の三ステートバッファ
と、前記出力端子に電源プルアップ抵抗である第一の抵
抗とプルダウン抵抗である第二の抵抗とを備えることに
より構成されている。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１は本発明の三電圧出力回路の一実施例
を示す回路図である。
を示す回路図である。
【００１１】本実施例の三電圧出力回路は、図１に示す
ように、三ステート出力バッファ１と、インバータ４と
、アナログスイッチ５と、電源電圧ＶＤを分圧して分電
圧ＶＭを発生する直列抵抗Ｒ１，Ｒ２とを含んで構成さ
れている。
ように、三ステート出力バッファ１と、インバータ４と
、アナログスイッチ５と、電源電圧ＶＤを分圧して分電
圧ＶＭを発生する直列抵抗Ｒ１，Ｒ２とを含んで構成さ
れている。
【００１２】次に、本実施例の動作について説明する。
【００１３】図２は図１に示した回路の動作を説明する
タイムチャートである。
タイムチャートである。
【００１４】いま、データ入力部ＴＩ１より三ステート
出力バッファ１に対して、入力信号Ｉ１が入力されてい
る。
出力バッファ１に対して、入力信号Ｉ１が入力されてい
る。
【００１５】また、イネーブル切り換え部ＴＥからは、
三ステート出力バッファ１およびインバータ４付きのア
ナログスイッチ５に対してイネーブル信号Ｅが同時に入
力される。イネーブル信号Ｅのレベルにより出力端子Ｔ
Ｏより電源電圧ＶＤか、接地電位Ｇか、さらには抵抗Ｒ
１，Ｒ２で分圧された中間電圧である分電圧ＶＭのいず
れかを出力信号Ｏとして出力させる。
三ステート出力バッファ１およびインバータ４付きのア
ナログスイッチ５に対してイネーブル信号Ｅが同時に入
力される。イネーブル信号Ｅのレベルにより出力端子Ｔ
Ｏより電源電圧ＶＤか、接地電位Ｇか、さらには抵抗Ｒ
１，Ｒ２で分圧された中間電圧である分電圧ＶＭのいず
れかを出力信号Ｏとして出力させる。
【００１６】まず、イネーブル信号Ｅのレベルが“Ｌ”
のときは、三ステート出力バッファ１の出力はしゃ断さ
れるが、同時にインバータ４付きのアナログスイッチ５
がオンになり、抵抗Ｒ１，Ｒ２で分圧された分電圧ＶＭ
が出力端子ＴＯより出力される。（区間１，３，５）次
に、イネーブル信号Ｅのレベルが“Ｈ”のときは、その
区間の入力信号Ｉ１のレベルが“Ｈ”であれば、ＶＤが
、また、“Ｌ”であればＧが出力信号Ｏとしてそれぞれ
出力端子ＴＯより出力される。（区間２，４）次に本発
明の第二の実施例について説明する。
のときは、三ステート出力バッファ１の出力はしゃ断さ
れるが、同時にインバータ４付きのアナログスイッチ５
がオンになり、抵抗Ｒ１，Ｒ２で分圧された分電圧ＶＭ
が出力端子ＴＯより出力される。（区間１，３，５）次
に、イネーブル信号Ｅのレベルが“Ｈ”のときは、その
区間の入力信号Ｉ１のレベルが“Ｈ”であれば、ＶＤが
、また、“Ｌ”であればＧが出力信号Ｏとしてそれぞれ
出力端子ＴＯより出力される。（区間２，４）次に本発
明の第二の実施例について説明する。
【００１７】図３は、本発明の第二の実施例を示す回路
図、図４は、図３に示した回路の動作を説明するタイム
チャートである。本実施例の第一の実施例との相違点は
セミカスタムＬＳＩを構成するブロックとして既に標準
化されているプルアップ抵抗Ｒ３付き三ステート出力バ
ッファ２およびプルダウン抵抗Ｒ４付き三ステート出力
バッファ３を２個並列に用い、かつ各々の三ステート出
力バッファ２，３に共通なイネーブル切り換え部ＴＥを
備えた構成になっていることである。
図、図４は、図３に示した回路の動作を説明するタイム
チャートである。本実施例の第一の実施例との相違点は
セミカスタムＬＳＩを構成するブロックとして既に標準
化されているプルアップ抵抗Ｒ３付き三ステート出力バ
ッファ２およびプルダウン抵抗Ｒ４付き三ステート出力
バッファ３を２個並列に用い、かつ各々の三ステート出
力バッファ２，３に共通なイネーブル切り換え部ＴＥを
備えた構成になっていることである。
【００１８】基本的動作は前述の第一の実施例と同様で
あるので省略する。
あるので省略する。
【００１９】２つのデータ入力部ＴＩ１，ＴＩ２に対し
、ともに同一の入力信号Ｉ１，Ｉ２が入力されていると
き、イネーブル信号Ｅが“Ｌ”の区間では三ステート出
力バッファ２，３が同時に遮断モードとなり、かわって
プルアップ抵抗Ｒ３とプルダウン抵抗Ｒ４を結ぶライン
が導通し、出力端子１９より中間電圧である分電圧ＶＭ
を出力信号Ｏとして出力する。（区間１，３）したがっ
て本実施例２ではプルアップ付およびプルダウン付の２
つの三ステート出力バッファを用いることにより、セミ
カスタムＬＳＩ等のディジタル回路中に三電圧出力回路
を容易にとり込めるという利点がある。
、ともに同一の入力信号Ｉ１，Ｉ２が入力されていると
き、イネーブル信号Ｅが“Ｌ”の区間では三ステート出
力バッファ２，３が同時に遮断モードとなり、かわって
プルアップ抵抗Ｒ３とプルダウン抵抗Ｒ４を結ぶライン
が導通し、出力端子１９より中間電圧である分電圧ＶＭ
を出力信号Ｏとして出力する。（区間１，３）したがっ
て本実施例２ではプルアップ付およびプルダウン付の２
つの三ステート出力バッファを用いることにより、セミ
カスタムＬＳＩ等のディジタル回路中に三電圧出力回路
を容易にとり込めるという利点がある。
【００２０】
【発明の効果】以上説明したように本発明は、イネーブ
ル機能を有する三ステート出力バッファの出力部と、電
源電圧を分圧する直列接続された２本の抵抗による分電
圧を共通の出力端子で結合することにより、電源電圧と
接地電位と分電圧の三電圧を発生させるための三電圧出
力回路を単純な回路構成で容易に実現できるという効果
を有する。また、所要部品点数も減少できるという効果
を有する。
ル機能を有する三ステート出力バッファの出力部と、電
源電圧を分圧する直列接続された２本の抵抗による分電
圧を共通の出力端子で結合することにより、電源電圧と
接地電位と分電圧の三電圧を発生させるための三電圧出
力回路を単純な回路構成で容易に実現できるという効果
を有する。また、所要部品点数も減少できるという効果
を有する。
【図１】本発明の三電圧出力回路の一実施例を示す回路
図である。
図である。
【図２】図１に示した回路の動作タイムチャートである
。
。
【図３】本発明の三電圧出力回路の第二の実施例を示す
回路図である。
回路図である。
【図４】図３に示した回路の動作タイムチャートである
。
。
【図５】従来の三電圧出力回路の一例を示す回路図であ
る。
る。
１〜３ 三ステート出力バッファ４ イン
バータ ５ アナログスイッチ Ｒ１〜Ｒ４ 抵抗 Ｓ１〜Ｓ３ スイッチ
バータ ５ アナログスイッチ Ｒ１〜Ｒ４ 抵抗 Ｓ１〜Ｓ３ スイッチ
Claims (2)
- 【請求項１】 イネーブル信号により出力端子への出
力信号を入力信号に関係ずけるか否かを切替えるイネー
ブル機能を有する三ステートバッファと、電源電圧を分
圧し分電圧を発生する直列接続された第一および第二の
抵抗と、前記イネーブル信号により前記出力端子への前
記分電圧の出力を接断するアナログスイッチとを備える
ことを特徴とする三電圧出力回路。 - 【請求項２】 出力端子が並列接続されイネーブル信
号により出力端子への出力信号を入力信号に関係ずける
か否かを切替えるイネーブル機能を有する第一，第二の
三ステートバッファと、前記出力端子し電源プルアップ
抵抗である第一の抵抗とプルダウン抵抗である第二の抵
抗とを備えることを特徴とする三電圧出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008280A JP2768014B2 (ja) | 1991-01-28 | 1991-01-28 | 三電圧出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008280A JP2768014B2 (ja) | 1991-01-28 | 1991-01-28 | 三電圧出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04250719A true JPH04250719A (ja) | 1992-09-07 |
| JP2768014B2 JP2768014B2 (ja) | 1998-06-25 |
Family
ID=11688772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3008280A Expired - Fee Related JP2768014B2 (ja) | 1991-01-28 | 1991-01-28 | 三電圧出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2768014B2 (ja) |
-
1991
- 1991-01-28 JP JP3008280A patent/JP2768014B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2768014B2 (ja) | 1998-06-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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