JPS5854727A - アナログ出力装置 - Google Patents
アナログ出力装置Info
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- JPS5854727A JPS5854727A JP15422981A JP15422981A JPS5854727A JP S5854727 A JPS5854727 A JP S5854727A JP 15422981 A JP15422981 A JP 15422981A JP 15422981 A JP15422981 A JP 15422981A JP S5854727 A JPS5854727 A JP S5854727A
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- JP
- Japan
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- output
- digital data
- analog
- voltage
- mdb
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は入力デジタルデータをアナログ信号に変換して
出力するアナログ出力装置に関する。。
出力するアナログ出力装置に関する。。
通常この種アナログ出力装置には負荷として計装盤等の
機器が接続される３、アナログ出力装置の出力形態はた
とえばＯ〜＋１． ＯＶの如く一般にストレートバイナ
リであるが、使用される機器によっては０〜±１０■の
如くオフ七ットバイナリの出力形態が要求をれることが
ある、１アナログ出力装置にこのような２モードのアナ
ログ出力機能を持たせるためには、出カポインドに出力
されるアナログ電圧に必要に応じてオフセット電圧を加
え出力アナログ電圧を加工「する構成が考えられる。
機器が接続される３、アナログ出力装置の出力形態はた
とえばＯ〜＋１． ＯＶの如く一般にストレートバイナ
リであるが、使用される機器によっては０〜±１０■の
如くオフ七ットバイナリの出力形態が要求をれることが
ある、１アナログ出力装置にこのような２モードのアナ
ログ出力機能を持たせるためには、出カポインドに出力
されるアナログ電圧に必要に応じてオフセット電圧を加
え出力アナログ電圧を加工「する構成が考えられる。
第１図はこのようなアナログ出力装置の構成を示すもの
で、１ノはたとえば電流出力タイプのＤ／Ａ （デジタ
ル／アナログ）変換器（以下、ＤＡＣと称する）である
。ＤＡＣＩ Ｊは上位装置から出力されるデシタルデー
タＣＰＵ ＤＡＴＡを入力デジタルデータＩ）ＡＣＤＡ
ＴＡとし、この入力デジタルデータＤＡＣＤＡＴＡに応
じた電流を第１出力端子ＩＯより引き込み、入力デジタ
ルデータＤＡＣＤＡＴＡの補数値に応じた電流を第２出
力端子■０より引き込むようになっている。１）ＡＣＩ
Ｊはたとえば米国ＰＭＩ社製のＤＡＣ−１０と称され
るＤ／Ａ変換器である。１２はバッフ、ｒアンプ、Ｒは
バッファアンプ１２のマイナス入力端子と出力端子間に
介挿される電圧変換用の抵抗である。
で、１ノはたとえば電流出力タイプのＤ／Ａ （デジタ
ル／アナログ）変換器（以下、ＤＡＣと称する）である
。ＤＡＣＩ Ｊは上位装置から出力されるデシタルデー
タＣＰＵ ＤＡＴＡを入力デジタルデータＩ）ＡＣＤＡ
ＴＡとし、この入力デジタルデータＤＡＣＤＡＴＡに応
じた電流を第１出力端子ＩＯより引き込み、入力デジタ
ルデータＤＡＣＤＡＴＡの補数値に応じた電流を第２出
力端子■０より引き込むようになっている。１）ＡＣＩ
Ｊはたとえば米国ＰＭＩ社製のＤＡＣ−１０と称され
るＤ／Ａ変換器である。１２はバッフ、ｒアンプ、Ｒは
バッファアンプ１２のマイナス入力端子と出力端子間に
介挿される電圧変換用の抵抗である。
そして、入力デジタルデータＤＡＣＤＡＴＡに応じた電
流が抵抗Ｒを介してＤＡＣ１１の第１出力端子ＩＯに流
れ込むことにより抵抗Ｒの両端にアナログ電圧が発生す
る。このアナログ電圧は各出カポインドＰ１〜Ｐｎ（ｎ
＝１６とする）に対応して設けられたサンプル／ホール
２回路（以下、Ｓ／Ｈと称する）１３１〜１３ｎに供給
される。１Ｓ／Ｈ１３，〜１３ｎはＤＡＣ１１の変換動
作と同期して動作するようになっており、上位装置Ｗに
よって指定されだＳ／Ｈから対応するアナログ電圧が出
力てれる。なお、＋Ｖ８Ｔは基準′電圧である。
流が抵抗Ｒを介してＤＡＣ１１の第１出力端子ＩＯに流
れ込むことにより抵抗Ｒの両端にアナログ電圧が発生す
る。このアナログ電圧は各出カポインドＰ１〜Ｐｎ（ｎ
＝１６とする）に対応して設けられたサンプル／ホール
２回路（以下、Ｓ／Ｈと称する）１３１〜１３ｎに供給
される。１Ｓ／Ｈ１３，〜１３ｎはＤＡＣ１１の変換動
作と同期して動作するようになっており、上位装置Ｗに
よって指定されだＳ／Ｈから対応するアナログ電圧が出
力てれる。なお、＋Ｖ８Ｔは基準′電圧である。
これ壕での構ｌ戊がストレートバイナリードを有する従
来のアナログ出力装置を示すもので、第１図ではこれに
オフセット電圧発生回路１４１〜１ ４ｏと、Ｓ／Ｈ
ｌ ３１〜１３ の出力にオフセラ） ’（ＪＬ圧を加
えるための加算用のバッファアンプ１５１〜１５ が設
けられている。１６１１。
来のアナログ出力装置を示すもので、第１図ではこれに
オフセット電圧発生回路１４１〜１ ４ｏと、Ｓ／Ｈ
ｌ ３１〜１３ の出力にオフセラ） ’（ＪＬ圧を加
えるための加算用のバッファアンプ１５１〜１５ が設
けられている。１６１１。
１６２１〜１６１ｎ，１６２ｎはモード切換端子である
。しかして、このモード切換端子１６１１，Ｊ６２１〜
１６ 、１６２ｎをラッピング捷たはスイッチｎ 等によって切換接続することにより、Ｓ／Ｈ７．９１〜
１３ の出力にオフセラ］・電圧発生回路１４１〜１４
で発生されるオフセット電圧が加えられ、ストレートバ
イナリの出力モードがオフセットバイナリの出力モード
に切換えられる、１すなわち２モードのアナログ出力形
態（２釉のアナログ出力モード）を有するアナログ出力
装置を得ることができる３、しかし、第１図のアナログ
出力装置では、出カポインドの数だけオフセット電圧発
生回路、加算用のバッファアンプおよび（スイッチによ
る切換えであれば）スイッチが必要となるとともに、ラ
ッピングによる切換えであればそのための工数も増加し
、高価格となる恐れが十分にある。まだ、出力モード切
換えの柔軟性に乏しいことも容易に考えられる。
。しかして、このモード切換端子１６１１，Ｊ６２１〜
１６ 、１６２ｎをラッピング捷たはスイッチｎ 等によって切換接続することにより、Ｓ／Ｈ７．９１〜
１３ の出力にオフセラ］・電圧発生回路１４１〜１４
で発生されるオフセット電圧が加えられ、ストレートバ
イナリの出力モードがオフセットバイナリの出力モード
に切換えられる、１すなわち２モードのアナログ出力形
態（２釉のアナログ出力モード）を有するアナログ出力
装置を得ることができる３、しかし、第１図のアナログ
出力装置では、出カポインドの数だけオフセット電圧発
生回路、加算用のバッファアンプおよび（スイッチによ
る切換えであれば）スイッチが必要となるとともに、ラ
ッピングによる切換えであればそのための工数も増加し
、高価格となる恐れが十分にある。まだ、出力モード切
換えの柔軟性に乏しいことも容易に考えられる。
本発明は上記事情に鑑みてなされたもので２種のアナロ
グ出力モードを発揮することができ、しかもモード切換
えが出カポインド単位で極めて容易に行なえ、かつ低価
格で実現できるアナログ出力装置を提供することにある
。
グ出力モードを発揮することができ、しかもモード切換
えが出カポインド単位で極めて容易に行なえ、かつ低価
格で実現できるアナログ出力装置を提供することにある
。
以下、本発明の一実施例を図面を参照して説明する。な
お、第１図と同一部分には同一符号を付して詳細な説明
を省略する。第２図において、２０は上位装置から転送
されるデジタルデータＣＰＵ ＤＡＴＡのＭＳＢ信号（
最上位ビット）が入力されるインバータ、２１はＭＳＢ
信号切換回路（以下、単に切換回路と称する）である。
お、第１図と同一部分には同一符号を付して詳細な説明
を省略する。第２図において、２０は上位装置から転送
されるデジタルデータＣＰＵ ＤＡＴＡのＭＳＢ信号（
最上位ビット）が入力されるインバータ、２１はＭＳＢ
信号切換回路（以下、単に切換回路と称する）である。
切換回路２１は上位装置から与えられる出力モード指定
ピッ）ＭＤＢに応じて上記デジタルデーター５＝ ＣＰＵ ＤＡＴＡのＭＳＢ信号またはインバータ２０の
出力のいずれか一方をＤＡＣ Ｉ Ｊの入力デジタルデ
ータＤＡ．Ｃ ＤＡＴＡのＭＳＢ信号として選択出力す
る。
ピッ）ＭＤＢに応じて上記デジタルデーター５＝ ＣＰＵ ＤＡＴＡのＭＳＢ信号またはインバータ２０の
出力のいずれか一方をＤＡＣ Ｉ Ｊの入力デジタルデ
ータＤＡ．Ｃ ＤＡＴＡのＭＳＢ信号として選択出力す
る。
Ｒ， 、 Ｒ２はオフセット電圧発生用の抵抗であり、
抵抗Ｒ２は可変抵抗である。これら抵抗Ｒ１。
抵抗Ｒ２は可変抵抗である。これら抵抗Ｒ１。
Ｒ２は直列接続され、ＤＡＣｌｌの第２出力端子ＩＯと
グランド（接池）間に介挿されている。
グランド（接池）間に介挿されている。
２２はオフセット加算用のバッファアンプ、Ｑｌ。
Ｑ２はスイッチ素子としてのトランジスタである。３ト
ランジスタＱ１．Ｑ２はオン状態において、それぞれ抵
抗Ｒ１，Ｒ．２に発生するオフセット電圧。
ランジスタＱ１．Ｑ２はオン状態において、それぞれ抵
抗Ｒ１，Ｒ．２に発生するオフセット電圧。
零がルトの電圧をバッファアンプ２２のプラス入力端子
に供給する。バッファアンプ２２の出力端子はマイナス
入力端子に接続されており、バッファアンプ２２の出力
端子には上記オフセット電圧もしくは零ポルトの雷１圧
が」われるようになっている。２３はトランジスタＱ１
＋ Ｑ２のドライバ回路である。ドライバ回路２３け前
記出力モード指定ピッ）ＭＤＢに応じてトランジスタＱ
１ ｔ Ｑ２のいずれか一方をオン状態とする。
に供給する。バッファアンプ２２の出力端子はマイナス
入力端子に接続されており、バッファアンプ２２の出力
端子には上記オフセット電圧もしくは零ポルトの雷１圧
が」われるようになっている。２３はトランジスタＱ１
＋ Ｑ２のドライバ回路である。ドライバ回路２３け前
記出力モード指定ピッ）ＭＤＢに応じてトランジスタＱ
１ ｔ Ｑ２のいずれか一方をオン状態とする。
−６−
Ｒ６，Ｒ４はＤＡＣ１１の第１出力端子ＩＯに引き込ま
れる電流を電圧に変換するだめの抵抗であり、抵抗Ｒ４
は可変抵抗である。これら抵抗Ｒ３゜Ｒ４は直列接続さ
れ、ＤＡＣ１１の第１出力端子ＩＯとバッファアンプ１
２の出力端子間に介挿されている。
れる電流を電圧に変換するだめの抵抗であり、抵抗Ｒ４
は可変抵抗である。これら抵抗Ｒ３゜Ｒ４は直列接続さ
れ、ＤＡＣ１１の第１出力端子ＩＯとバッファアンプ１
２の出力端子間に介挿されている。
次に第２図の構成の動作を説明する１２本実施例では、
上位装置（計算機を含む制御機器など）は第３図に示さ
れるようにデジタルデータＣＰＵＤＡＴＡに１ビツトの
モード指定ピッ） ＭＤＢを付加してアナログ出力装置
に出力するようになっている。今、上位装置から与えら
れたモード指定ピッ） ＭＤＢが論理“０″であり、ス
トレートバイナリの出力モード（たとえば０〜＋１０ｖ
）が指定されているものとする。切換回路２１はＭＤＢ
＝ ” Ｏ”に応じてデジタルデータＣＰＵ ＤＡＴ
ＡのＭＳＢ信号をそのまま入力デジタルデータＤＡＣＤ
ＡＴＡのＭＳＢ信号として１）ＡＣ１１に出力する。す
なわちＭＤＢ −” Ｏ”の場合にはデジタルデータＣ
ＰＵ ＤＡＴＡが入力デジタルデータＤＡＣＤＡＴＡと
してＤＡＣ１１に入力される。また、ドライバ回路２３
はＭＤＢ ＝ ” ０”に応じてトランジスタＱ１ ｔ
Ｑ２をそれぞれオフ状態、オン状態とする。この結果
バッファアンプ２２の出力はＯｖになる。したがってＭ
ＳＢ−“０″′すなわちストレートバイナリ出力モード
指定時には、バッファアンプ１２の出力は抵抗Ｒ５，Ｒ
４に発生する電圧となり、バッファアンプ１２からＯｖ
を基点として入力デジタルデータＤＡＣＤＡＴＡ （す
なわちデジタルデータＣＰＵ ＤＡＴＡ）に相当する正
電圧が得られる。
上位装置（計算機を含む制御機器など）は第３図に示さ
れるようにデジタルデータＣＰＵＤＡＴＡに１ビツトの
モード指定ピッ） ＭＤＢを付加してアナログ出力装置
に出力するようになっている。今、上位装置から与えら
れたモード指定ピッ） ＭＤＢが論理“０″であり、ス
トレートバイナリの出力モード（たとえば０〜＋１０ｖ
）が指定されているものとする。切換回路２１はＭＤＢ
＝ ” Ｏ”に応じてデジタルデータＣＰＵ ＤＡＴ
ＡのＭＳＢ信号をそのまま入力デジタルデータＤＡＣＤ
ＡＴＡのＭＳＢ信号として１）ＡＣ１１に出力する。す
なわちＭＤＢ −” Ｏ”の場合にはデジタルデータＣ
ＰＵ ＤＡＴＡが入力デジタルデータＤＡＣＤＡＴＡと
してＤＡＣ１１に入力される。また、ドライバ回路２３
はＭＤＢ ＝ ” ０”に応じてトランジスタＱ１ ｔ
Ｑ２をそれぞれオフ状態、オン状態とする。この結果
バッファアンプ２２の出力はＯｖになる。したがってＭ
ＳＢ−“０″′すなわちストレートバイナリ出力モード
指定時には、バッファアンプ１２の出力は抵抗Ｒ５，Ｒ
４に発生する電圧となり、バッファアンプ１２からＯｖ
を基点として入力デジタルデータＤＡＣＤＡＴＡ （す
なわちデジタルデータＣＰＵ ＤＡＴＡ）に相当する正
電圧が得られる。
いま、入力デジタルデータＤＡＣＤＡＴＡのビット数が
１０ビツト、フルカウント値（ＤＡＣＤＡＴＡ＝オール
゛１”）においてＤＡＣ１７の第１出力端子■０から出
力される電流（以下、■０電流と称する）が−４ｍＡ
（このときＩＯ電流はＯｍＡである）であるものとする
と、バッファアンプ１２の出力は （４Ｘ ＤＡＣＤＡＴＡ イロ１し／１０２３ ）
Ｘ （Ｒ３＋Ｒ４） Ｖとなる。本実施例では
抵抗Ｒ，、Ｒ４の抵抗値の和は標準で２．５ＫＱとなっ
ており、この場合、入力デジタルデータＤＡＣＤＡＴＡ
が１０進表示でたとえば１０００（１０００カウント）
であればバッファアンｆ１２の出力は （１０００／１０２３ ） Ｘ １０キ９．７７５ Ｖ
となる。本実施例ではストレートバイナリの出力モード
指定時には、ＤＡＣＤＡＴＡ ＝ ０カウント（１６進
表示で”ｏｏｏ”）を下限、ＤＡＣＤＡＴＡ＝１０００
カウント（１６進表示で＠３Ｄ８”）を上限とし、０〜
＋１０■の範囲でアナログ出力が行なわれることが要求
されている。このため抵抗Ｒ４にてフルスケール調整を
行なって、ＤＡＣＤＡＴＡ＝１０００カウントのときバ
ッファアンプ１２の出力を上記した＋９．７７５Ｖでな
く＋１０ｖに設定する必要がある。
１０ビツト、フルカウント値（ＤＡＣＤＡＴＡ＝オール
゛１”）においてＤＡＣ１７の第１出力端子■０から出
力される電流（以下、■０電流と称する）が−４ｍＡ
（このときＩＯ電流はＯｍＡである）であるものとする
と、バッファアンプ１２の出力は （４Ｘ ＤＡＣＤＡＴＡ イロ１し／１０２３ ）
Ｘ （Ｒ３＋Ｒ４） Ｖとなる。本実施例では
抵抗Ｒ，、Ｒ４の抵抗値の和は標準で２．５ＫＱとなっ
ており、この場合、入力デジタルデータＤＡＣＤＡＴＡ
が１０進表示でたとえば１０００（１０００カウント）
であればバッファアンｆ１２の出力は （１０００／１０２３ ） Ｘ １０キ９．７７５ Ｖ
となる。本実施例ではストレートバイナリの出力モード
指定時には、ＤＡＣＤＡＴＡ ＝ ０カウント（１６進
表示で”ｏｏｏ”）を下限、ＤＡＣＤＡＴＡ＝１０００
カウント（１６進表示で＠３Ｄ８”）を上限とし、０〜
＋１０■の範囲でアナログ出力が行なわれることが要求
されている。このため抵抗Ｒ４にてフルスケール調整を
行なって、ＤＡＣＤＡＴＡ＝１０００カウントのときバ
ッファアンプ１２の出力を上記した＋９．７７５Ｖでな
く＋１０ｖに設定する必要がある。
次にＭＤＢ＝″″１”すなわちオフセットバイナリの出
力モード（たとえば０〜±１０Ｖ）が指定された場合に
ついて説明する。切換回路２１はＭＤＢ ＝ ” １”
に応じてデジタルデータＣＰＵＤＡＴＡのＭＳＢ信号の
（インバータ２０による）レベル反転信号を入力デジタ
ルデータＤＡＣＤＡＴＡの９− Ｍ５Ｂ信号としてＤＡＣＪ １に出力する。この結果、
１６進表示で“ｏ ｏ ｏ ”〜”Ｉ Ｆ Ｆ ” （
句号を無視すると１０進表示でθ〜５１１）のデジタル
データＣＰＵ ＤＡＴＡは１６進表示で、′２００”〜
“３ Ｆ Ｆ ” （１０進表示で５１２〜１０２３）
の入力デジタルデータＤＡＣＤＡＴＡに変換されてＤＡ
Ｃ７１に入力される５、また、１６進表示で” ２００
”〜” ３ Ｆ’ ｌｉ’ ” （符号を無視すると
１０進表示で５１２〜１０２３）のデシタルデータＣＰ
Ｕ ＤＡＴＡは１６進表示で” ｏ ｏ ｏ ”〜“Ｉ
ＦＦ’”（１０進表示で０〜５１１）の入力データに変
換式れてＤＡＣ１１に入力される。本実施例において、
上位装置がオフセットバイナリモードを指定する場合、
」二位装ｊ１ｑではデシタルデータＣＰＵ ＤＡＴＡの
ＭＳＢ信号は正負を示す鉛丹ビットとして処理されてい
る。ここでは、デシタルデータＣＰＵ ＤＡＴＡのＭＳ
Ｂ信号が論理”０”で正、論理“′１″で負を示すよう
になっている３、シたがってＭＳＢ−０”である」１記
’ ｏ ｏ ｏ ”〜“ＩＦＦ” −（１６進表示
）のデシタルデータＣＰＵ ＤＡＴＡは正−１〇− データであ勺、符号を考慮すると１０進表示で０〜＋５
１１（０カウント〜＋５１１カウント）である３、また
、ＭＳＢ−“１”である上記“２００”〜“’３ＦＦ”
（１６進表示）のデジタルデータＣＰＵ ＤＡＴＡは負
データであり、符号を考慮すると１０進表示で−５１２
〜−１（−５１２カウント〜−１カウント）である３゜ 一方、ドライバ回路２３はＭＤＢ ＝ ” １”に応じ
てトランジスタＱ、、Ｑ２をそれぞれオン状態。
力モード（たとえば０〜±１０Ｖ）が指定された場合に
ついて説明する。切換回路２１はＭＤＢ ＝ ” １”
に応じてデジタルデータＣＰＵＤＡＴＡのＭＳＢ信号の
（インバータ２０による）レベル反転信号を入力デジタ
ルデータＤＡＣＤＡＴＡの９− Ｍ５Ｂ信号としてＤＡＣＪ １に出力する。この結果、
１６進表示で“ｏ ｏ ｏ ”〜”Ｉ Ｆ Ｆ ” （
句号を無視すると１０進表示でθ〜５１１）のデジタル
データＣＰＵ ＤＡＴＡは１６進表示で、′２００”〜
“３ Ｆ Ｆ ” （１０進表示で５１２〜１０２３）
の入力デジタルデータＤＡＣＤＡＴＡに変換されてＤＡ
Ｃ７１に入力される５、また、１６進表示で” ２００
”〜” ３ Ｆ’ ｌｉ’ ” （符号を無視すると
１０進表示で５１２〜１０２３）のデシタルデータＣＰ
Ｕ ＤＡＴＡは１６進表示で” ｏ ｏ ｏ ”〜“Ｉ
ＦＦ’”（１０進表示で０〜５１１）の入力データに変
換式れてＤＡＣ１１に入力される。本実施例において、
上位装置がオフセットバイナリモードを指定する場合、
」二位装ｊ１ｑではデシタルデータＣＰＵ ＤＡＴＡの
ＭＳＢ信号は正負を示す鉛丹ビットとして処理されてい
る。ここでは、デシタルデータＣＰＵ ＤＡＴＡのＭＳ
Ｂ信号が論理”０”で正、論理“′１″で負を示すよう
になっている３、シたがってＭＳＢ−０”である」１記
’ ｏ ｏ ｏ ”〜“ＩＦＦ” −（１６進表示
）のデシタルデータＣＰＵ ＤＡＴＡは正−１〇− データであ勺、符号を考慮すると１０進表示で０〜＋５
１１（０カウント〜＋５１１カウント）である３、また
、ＭＳＢ−“１”である上記“２００”〜“’３ＦＦ”
（１６進表示）のデジタルデータＣＰＵ ＤＡＴＡは負
データであり、符号を考慮すると１０進表示で−５１２
〜−１（−５１２カウント〜−１カウント）である３゜ 一方、ドライバ回路２３はＭＤＢ ＝ ” １”に応じ
てトランジスタＱ、、Ｑ２をそれぞれオン状態。
オフ状態とする。３この結果、バッファアンｆ２２の出
力端子にはＤＡＣ２１の第２出力端子ＩＯから出力され
る′電流（ＩＯ電流）と抵抗Ｒ１，Ｒ２とで決定される
電圧（オフセット電圧）が決われる。１周知のように■
０電流は入力デジタルデータＤＡＣＤＡＴＡの補数値に
対応するようになっておシ、抵抗Ｒ１，Ｒ２の抵抗値の
和が標準で２．５鴎である場合、バッファアンプ２２の
出力は（−４Ｘ （１０２３−ＤＡＣＤＡＴＡ値）／１
０２３）Ｘ（Ｒ１＋Ｒ２）＝ −（（１ｏ２３−ＤＡＣ
ＤＡＴＡ値）／１０２３）ＸＩＯＶとなる。このバッフ
ァアンプ２２の出力（オフセット電圧）は、バッファア
ンプ１２によって、抵抗Ｒ３，Ｒ４の両端に発生する電
圧に加葺される。この結果、バッファアンプ１２の出力
（アナログ出力電圧）の−例は下記表に示される通りと
なる。
力端子にはＤＡＣ２１の第２出力端子ＩＯから出力され
る′電流（ＩＯ電流）と抵抗Ｒ１，Ｒ２とで決定される
電圧（オフセット電圧）が決われる。１周知のように■
０電流は入力デジタルデータＤＡＣＤＡＴＡの補数値に
対応するようになっておシ、抵抗Ｒ１，Ｒ２の抵抗値の
和が標準で２．５鴎である場合、バッファアンプ２２の
出力は（−４Ｘ （１０２３−ＤＡＣＤＡＴＡ値）／１
０２３）Ｘ（Ｒ１＋Ｒ２）＝ −（（１ｏ２３−ＤＡＣ
ＤＡＴＡ値）／１０２３）ＸＩＯＶとなる。このバッフ
ァアンプ２２の出力（オフセット電圧）は、バッファア
ンプ１２によって、抵抗Ｒ３，Ｒ４の両端に発生する電
圧に加葺される。この結果、バッファアンプ１２の出力
（アナログ出力電圧）の−例は下記表に示される通りと
なる。
本実施例ではオフセットバイナリの出力モード指定時に
は、ＤＡＣＤＡＴＡ＝５１２カウント（ＣＰＵＤＡＴＡ
＝ ０カウント）を鬼５点にして正方向に対してはＤ
ＡＣＤＡＴＡ＝１０１２カウンｌ−（ＣＰＵ Ｉ）ＡＴ
Ａ＝１−５００カウント）、負方向に対してはＤＡＣＤ
ＡＴＡ＝１２カウント（ＣＰＵ ＤＡＴＡ＝ −５００
カウント）をそれぞれ上限、下限とし、０〜±１０Ｖの
範囲でアナログ出力が行なわれることが要求きれている
。このため、抵抗Ｒ４にてフルスケール調整を行ない、
抵抗Ｒ２にてオフセット調整を行なう必要がある。
は、ＤＡＣＤＡＴＡ＝５１２カウント（ＣＰＵＤＡＴＡ
＝ ０カウント）を鬼５点にして正方向に対してはＤ
ＡＣＤＡＴＡ＝１０１２カウンｌ−（ＣＰＵ Ｉ）ＡＴ
Ａ＝１−５００カウント）、負方向に対してはＤＡＣＤ
ＡＴＡ＝１２カウント（ＣＰＵ ＤＡＴＡ＝ −５００
カウント）をそれぞれ上限、下限とし、０〜±１０Ｖの
範囲でアナログ出力が行なわれることが要求きれている
。このため、抵抗Ｒ４にてフルスケール調整を行ない、
抵抗Ｒ２にてオフセット調整を行なう必要がある。
バッファアンプ１２の出力（アナログ出力電圧）は、Ｓ
／Ｈ１３１〜１３ のうちの上位装置から指定されだＳ
／Ｈ（サンプル／ホールド回路）に、ＤＡＣＩ Ｉにお
けるアノタル／アナログ変換動作に同期して保持され、
対応する出力ＩインドＰ、に出力される。
／Ｈ１３１〜１３ のうちの上位装置から指定されだＳ
／Ｈ（サンプル／ホールド回路）に、ＤＡＣＩ Ｉにお
けるアノタル／アナログ変換動作に同期して保持され、
対応する出力ＩインドＰ、に出力される。
なお、前記実施例ではＤＡＣ７１が電流出力タイプのＡ
／Ｔ）変換器である場合について説明したが、電圧出力
タイプのＤ／Ａ変換器を用いても、出力モード指定ビッ
トＭＤＢに応じて２モードのアナログ出力機能を発揮さ
せることは可能である。
／Ｔ）変換器である場合について説明したが、電圧出力
タイプのＤ／Ａ変換器を用いても、出力モード指定ビッ
トＭＤＢに応じて２モードのアナログ出力機能を発揮さ
せることは可能である。
以上詳述したように本発明のアナログ出力装置によれば
、次のような作用効果を得ることができる。
、次のような作用効果を得ることができる。
（１） アナログ出力モードの切換えが出カポインド
単位で極めて容易に行なえる、。
単位で極めて容易に行なえる、。
（２） 出カポインド数だけのオフセット電圧発生回
路を持つ必要がなく、多数の出力Ｉインドを有する基板
１枚に１回路設けるだけでよいため、低価格化が図れる
。。
路を持つ必要がなく、多数の出力Ｉインドを有する基板
１枚に１回路設けるだけでよいため、低価格化が図れる
。。
第１図は従来のアナログ出力装置の構成を示すノロツク
図、第２図は本発明のアナログ出力装置の一実施例を示
すブロック図、第３図は上記実施例で適用されるデータ
のフォーマツトラ示す図である。 １１・・・Ｄ／Ａ変換器（ＤＡＣ）、１２＋２２・・・
バッファアンプ、１３１〜１３ｎ・・・サンプル／ホー
ルド回路（Ｓ／Ｉ（）’４２ｏ・・・インバータ、２１
・・・ＭＳＢ’ＩＲＴ号切換回路、２３・・・ドライバ
回路、Ｐ１〜Ｐｎ・・・出カポインド、ｉｔ 、 Ｒ，
〜Ｒ４・・・抵抗、Ｑｌ、Ｑ２・・・トランジスタ５゜
図、第２図は本発明のアナログ出力装置の一実施例を示
すブロック図、第３図は上記実施例で適用されるデータ
のフォーマツトラ示す図である。 １１・・・Ｄ／Ａ変換器（ＤＡＣ）、１２＋２２・・・
バッファアンプ、１３１〜１３ｎ・・・サンプル／ホー
ルド回路（Ｓ／Ｉ（）’４２ｏ・・・インバータ、２１
・・・ＭＳＢ’ＩＲＴ号切換回路、２３・・・ドライバ
回路、Ｐ１〜Ｐｎ・・・出カポインド、ｉｔ 、 Ｒ，
〜Ｒ４・・・抵抗、Ｑｌ、Ｑ２・・・トランジスタ５゜
Claims (1)
- 入力デジタルデータ値に応じたアナログ信号を出力する
第１出力端子および入力デジタルデータの補数値に応じ
たアナログ信号を出力する第２出力端子を備えたＤ／Ａ
変換器と、上位装置から転送されるデジタルデータの最
上位ビットを当該デジタルデータに付加されたアナログ
出力モード切換用ビットの論理状態に応じてそのまま或
いは反転して上記入力デジタルデータとするデータ切換
回路と、上記Ｄ／Ａ変換器の第２出力端子の出力に応じ
たオフセット電圧もしくは零ボルトの電圧を上記アナロ
グ出力モード切換用ビットの論理状態に応じて発生する
オフセット電圧発生回路と、このオフセット電圧発生回
路の出力電圧を一部記Ｄ／Ａ変換器の第１出力端子の出
力に応じた電圧に加算するオフセット電圧加算回路と、
このオフセット電圧加算回路の出力を上記Ｄ／Ａ変換器
の変換動作に同期して保持する１台以上のサンプルホー
ルド回路と全具備することを特徴とするアナログ出力装
置、。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15422981A JPS5854727A (ja) | 1981-09-29 | 1981-09-29 | アナログ出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15422981A JPS5854727A (ja) | 1981-09-29 | 1981-09-29 | アナログ出力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5854727A true JPS5854727A (ja) | 1983-03-31 |
Family
ID=15579667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15422981A Pending JPS5854727A (ja) | 1981-09-29 | 1981-09-29 | アナログ出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854727A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6156518A (ja) * | 1984-08-27 | 1986-03-22 | Toyoda Mach Works Ltd | アナログ信号出力回路 |
| JPH0224643U (ja) * | 1988-07-29 | 1990-02-19 |
-
1981
- 1981-09-29 JP JP15422981A patent/JPS5854727A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6156518A (ja) * | 1984-08-27 | 1986-03-22 | Toyoda Mach Works Ltd | アナログ信号出力回路 |
| JPH0224643U (ja) * | 1988-07-29 | 1990-02-19 |
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