JPH0423151A - メモリテスト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は、情報処理機器が有する記憶装置をテストす
るためのメモリテスト方式に関する。

（従来の技術） 一般に計算機システムは、システムの制御中枢を成す演
算制御装置と、各種プログラム、データの格納等に供さ
れる主記憶装置を含んでいる。

この主記憶装置は半導体メモリ素子（ＲＡＭ）で構成さ
れており、その容量（上記憶容りは半導体技術と高密度
実装技術の進歩により、年々大規模化している。

従来、主記憶装置のテスト（メモリテスト）は、命令の
組合せによるテストプログラムを使用し、計算機システ
ムの中枢を成す演算制御装置がこのテストプログラムを
実行することにより行う方式であった。

（発明が解決しようとする課題） 上記したように従来のメモリテスト方式では、テストプ
ログラムに従って演算制御装置が主記憶装置のデータを
リード／ライトすることにより行っていた。このため、
テストに要する時間（テスト時間）も主記憶装置の実装
容量に比例して増大する欠点があり、大容量の主記憶装
置のテストの場合には特に問題であった。

この発明は上記事情に鑑みてなされたものでその目的は
、主記憶装置に代表される記憶装置のメモリテストが簡
単に行え、しかもメモリテストに要する時間（テスト時
間）の短縮が図れるメモリテスト方式を提供することに
ある。

［発明の構成］ （課題を解決するための手段） この発明は、ＲＡＭアレイにより記憶部が構成される主
記憶装置などの記憶装置のメモリテストを要求するため
のテスト信号が同装置に外部から与えられることにより
、通常モードからテストモードに切換えてメモリテスト
の制御を行うテスト制御回路と、ＲＡＭアレイをテスト
するためのテスト用アドレスを生成するテストアドレス
発生器と、ＲＡＭアレイをテストする際のテスト用ライ
トデータを生成するテストデータ発生器と、ＲＡ　Ｍア
レイに対するリード／ライトを制御するＲＡＭアレイ制
御回路と、利用装置より与えられるアドレスとテストデ
ータ発生器で生成されるテスト用アドレスとをＲＡＭア
レイのアドレスとして切換える第１のセレクタと、利用
装置より与えられるライトデータとテストデータ発生器
で生成されるテスト用ライトデータとをＲＡＭアレイに
書込むためのデータとして切換える第２のセレクタと、
ライトアクセスの場合に、この第２のセレクタによって
選択されたデータをもとに、エラー検出・訂正用のチェ
ックビットを生成してＲＡＭアレイに出力するチェック
ビット発生器と、リードアクセスの場合に、第１のセレ
クタによって選択されたアドレスの指定に応じてＲＡＭ
アレイから読出されるデータおよび同データのチェック
ビットをもとに、エラー検出・訂正を行うエラー検出・
訂正回路と、このエラー検出・訂正回路でエラーが検出
された場合に、その際のアドレスを含むエラーステータ
ス情報を保持するステータス保持手段とを備え、外部か
らのテスト信号に応じて記憶装置内部でＲＡＭアレイの
メモリテストを行うようにしたことを特徴とするもので
ある。

（作用） この発明によれば、外部から主記憶装置などの記憶装置
にテスト信号が与えられると、外部の利用装置が記憶装
置をアクセスする通常モードから、記憶装置内部でＲＡ
Ｍアレイのメモリテストを行うためのテストモードに切
換えられる。このテストモードでは、テスト制御回路の
制御のもとで、テスト用のライトアドレスが例えばＲＡ
Ｍアレイの先頭番地から最終番地まで生成され、次にテ
スト用のリードアドレスがＲＡＭアレイの先頭番地から
最終番地まで生成される。また、テストモードでのライ
トアクセス時には、テスト制御回路の制御のもとで、テ
スト用のライトデータが生成される。そして、テストモ
ードでは、通常モードにおいて外部の利用装置から与え
られるアドレス、更にはデータ（ライトデータ）に代え
て、上記したテスト用アドレス、更にはテスト用ライト
データが用いられる。テストモードでのライトアクセス
時には、テスト用ライトデータのチェックビット（エラ
ー検出・訂正用チェックビット）がチェックビット発生
器により生成され、テスト用アドレスの指定に応じてテ
スト用ライトデータがＲＡＭアレイに書込まれる際に、
同ライトデータに対応してＲＡＭアレイに書込まれる。

テストモードにおける書込みが、ＲＡＭアレイの先頭番
地から最終番地までについて行われると、テスト制御回
路の制御によりライトアクセスからリードアクセスに切
換えられる。テストモードでのリードアクセス時には、
ＲＡＭアレイからはテスト用アドレスの指定するデー省
が対応するチェックビットと共に読出され、エラー検出
・訂正回路によるエラー検出・訂正処理に供される。

ここで、エラーが検出された場合には、その際のテスト
用アドレス（エラーアドレス）を含むステータス情報が
ステータス保持手段に保持される。

したがって利用装置は、このステータス保持手段の内容
を読むだけで、記憶装置のＲＡＭアレイのエラー状況を
把握することができる。

（実施例） 第１図はこの発明を適用する計算機システムにおける主
記憶装置の一実施例を示すブロック構成図である。同図
において、１０は主記憶装置の記憶部を構成し、メモリ
テストの対象となるＲＡＭアレイ、１１は図示せぬ演算
制御装置または他の制御装置から与えられるテスト信号
Ｔに応じてテストモードを設定し、ＲＡＭアレイ１０を
対象とするメモリテストの制御を行うためのテスト制御
回路である。テスト制御回路１１は、テストモードでの
主記憶装置（を構成するＲＡＭアレイ１０）に対するメ
モリアクセスを要求するためのリクエスト信号（以下、
テストリクエスト信号と称する）ＴＲ。

同じくメモリアクセスの種別（リード／ライト）を指定
するためのファンクション信号（以下、テスト用ファン
クション信号と称する）ＴＦ、および後述するセレクタ
２０〜２２を制御するセレクト信号ＳＥＬ等を生成する
ようになっている。

１２は演算制御装置から与えられる通常モードでのメモ
リアクセスを要求するリクエスト信号Ｒまたはテスト制
御回路１１からのテストリクエスト信号ＴＲに応じてＲ
ＡＭアレイ１０のアクセスを制御するＲＡＭ制御回路、
１３はＲＡＭアレイ１０に対するアドレスの切換え（例
えば行アドレスと列アドレスの切換え）を行うアドレス
切換回路である。

１４はＲＡＭアレイｌＯに書込むべきデータ（ライトデ
ータ）をもとにエラー検出・訂正（Ｅ　ＣＣ）用のチェ
ックビットを生成してＲＡＭアレイ１０に出力するチェ
ックビット発生器、１５はリードデータエラー検出・訂
正回路である。このエラー検出・訂正回路１５は、ＲＡ
ＭアレイｌＯからの読出しデータ（リードデータ）のチ
エツクを行い、シングルビットエラー検出時には、デー
タを訂正すると共にシングルビットエラー通知信号ＳＢ
Ｅを出力し、マルチビットエラー検出時には、マルチビ
ットエラー通知信号ＭＢＥを出力するようになっている
。

１６はテスト制御回路１１の制御によりテストモードで
のＲＡＭアレイｌＯに対するアドレス（テスト用アドレ
ス信号）ＴＡを生成するカウンタ内蔵のテストアドレス
発生器、１７は同じくデータ（テスト用データ信号）Ｔ
Ｄを生成するテストデータ発生器である。２０は演算制
御装置から与えられる通常モードでのメモリアクセス種
別を指定するためのファンクション信号Ｆおよびテスト
制御回路１１からのテスト用ファンクション信号ＴＦの
いずれか一方をセレクト信号ＳＥＬに応じてＲＡＭ制御
回路１２に選択出力するセレクタ、２１は演算制御装置
から与えられる（ＲＡＭアレイ１０に対する）通常モー
ド用のアドレス信号Ａおよびテストアドレス発生器１６
からのテスト用アドレス信号ＴＡのいずれか一方をセレ
クト信号ＳＥＬに応じてアドレス切換回路１３に選択出
力するセレクタである。

２２は演算制御装置からの通常モード用のデータ信号Ｄ
（ライトデータ）およびテストデータ発生器１７からの
テスト用データ信号ＴＤのいずれか一方をセレクト信号
ＳＥＬに応じてＲＡＭアレイｌＯに選択出力するセレク
タ、２３はエラー検出・訂正回路１５でエラーが検出さ
れた場合にその際のアドレス（エラーアドレス）、シン
グルビットエラー通知信号ＳＢＥおよびマルチビットエ
ラー通知信号Ｍ　Ｂ　Ｅを保持し、ステータス信号ＳＴ
として外部に通知するためのステータスレジスタである
。

次に、第１図の構成の動作を、（ａ）計算機システムに
おける演算制御装置からの主記憶装置アクセスが行われ
る通常モード時と（ｂ）演算制御装置または他の制御装
置からの要求に応じて主記憶装置のテストが行われるテ
ストモード特出に分けて順に説明する。なお、第１図に
示す各信号は全て高レベルでアクティブ（真）であるも
のとする。

（ａ）通常モード時の動作 通常モードでは、演算制御装置からの要求により以下に
述べるように主記憶アクセスが行われる。まずライトア
クセスの場合には、演算制御装置から第１図の主記憶装
置に対して、主記憶アクセスを要求するリクエスト信号
Ｒとライトアクセスを指定するファンクション信号Ｆ１
更にはＲＡＭアレイ１０に対するアドレス信号Ａおよび
ライト用のデータ信号Ｄ（ライトデータ）が与えられる
。これに対してリードアクセスの場合には、演算制御装
置から主記憶装置に対して、リクエスト信号Ｒとリード
アクセスを指定するファンクション信号Ｆ、更にアドレ
ス信号Ａが与えられる。

演算制御装置から与えられるファンクション信号Ｆはセ
レクタ２０の一方の入力（“０“個入力）に供給される
。セレクタ２０の他方の入力（“１”個入力）にはテス
ト制御回路月からのテスト用ファンクション信号ＴＦが
供給される。セレクタ２０はテスト制御回路１１から出
力されるセレクト信号ＳＥＬにより制御される。このセ
レクト信号ＳＥＬは通常モードでは“０”　（低レベル
）となっており、この場合には演算制御装置からのファ
ンクション信号Ｆが選択される。また演算制御装置から
与えられるアドレス信号Ａはセレクタ２１の一方の入力
（“０”個入力）に供給される。セレクタ２１の他方の
入力（“１″側人力）にはテストアドレス発生器１Ｇに
より生成されるテスト用アドレス信号ＴＡが供給される
。更にライトアドレスの場合、演算制御装置から与えら
れるデータ信号りはセレクタ２２の一方の入力（“０“
個入力）に供給される。セレクタ２２の他方の入力（“
１″側入力）にはテストデータ発生器１７により生成さ
れるテスト用データ信号ＴＤが供給される。セレクタ２
１．２２はテスト制御回路１１からのセレクト信号ＳＥ
Ｌにより制御され、この例のように０°の場合には、演
算制御装置からのアドレス信号Ａ。

データ信号りが選択される。セレクタ２１によって選択
されたアドレス信号（ここではアドレス信号Ａ）はアド
レス切換回路１３およびステータスレジスタ２３に供給
される。またセレクタ２２によって選択されたデータ信
号（ここではデータ信号Ｄ）はＲＡＭアレイｌＯおよび
チェックビット発生器１４に供給される。

アドレス切換回路１３はセレクタ２１によって選択され
たアドレス信号（アドレス信号Ａ）を受けてアドレスの
切換えを行い、ＲＡＭアレイｌＯに出力する。一方、’
／ｆＡ′Ｒ制御装置から与えられるリクエスト信号Ｒは
ＲＡＭ制御回路１２に供給される。

このＲＡＭ制御回路１２には、セレクタ２０によって選
択された（演算制御装置からの）ファンクション信号Ｆ
も供給される。通常モードにおいてＲＡＭ制御回路１２
は、（演算制御装置からの）リクエスト信号Ｒおよびフ
ァンクション信号Ｆをもとに、ＲＡＭアレイ１０をリー
ドアクセスまたはライトアクセスするためのＲＡＭ制御
信号群を出力する。これにより、セレクタ２１によって
選択された（演算制御装置からの）アドレス信号Ａで指
定されるＲＡＭアレイ１０のアドレスがリードアクセス
またはライトアクセスされる。

さて、通常モードのライトアクセス時には、チェックビ
ット発生器１４はセレクタ２２によって選択された演算
制御装置からのデータ信号りをもとに、対応するチェッ
クビットを生成する。このチェックビットはＲＡＭアレ
イ１０に供給され、データ信号Ｄ（ライトデータ）と共
にＲＡＭアレイ１０に書込まれる。

一方、通常モードのリードアクセス時には、アドレス信
号Ａの指定するデータ信号（リードデータ）および対応
するチェックビットがＲＡＭアレイ１０から読出される
。このＲＡＭアレイ１０からのリードデータとチェック
ビットはリードデータエラー検出・訂正回路１５に供給
される。エラー検出・訂正（Ｅ　ＣＣ）回路１５は、エ
ラー検出・訂正回路１５からのリードデータおよびチェ
ックビ・ソトをもとに、リードデータのチエツクを行い
、シングルビットエラー（１とットエラー）検出時には
、リードデータの該当ピットを訂正して出力する共にア
クティブなシングルビットエラー通知信号ＳＢＥを出力
し、マルチビットエラー（２ビット以上のエラー）検出
時には、アクティブなマルチビットエラー通知信号ＭＢ
Ｅを出力する。またエラー検出・訂正回路１５は、エラ
ーがない場合には、ＲＡＭアレイ１０からのリードデー
タをそのまま出力する。このエラー検出・訂正回路１５
によるり一ドデータのエラー検出・訂正の原理は良く知
られており、ここでは説明を省略する。エラー検出・訂
正回路１５から出力されるリードデータはデータ信号り
として主記憶装置から出力される。

エラー検出・訂正回路１５からアクティブなシングルビ
ットエラー通知信号ＳＢＥまたはマルチビットエラー通
知信号ＭＢＥが出力されると、そのときのアドレス信号
（エラーアドレス）がシングルビットエラー通知信号Ｓ
ＢＥおよびマルチビットエラー通知信号ＭＢＥ（の状態
）と共にステータスレジスタ２３に保持される。演算制
御装置は主記憶装置のステータスレジスタ２３の内容を
ステータス信号ＳＴとして読出すことにより、エラー状
況を確認することができる。

（ｂ）テストモード時の動作 次に、テストモード時の動作について説明するう 第１図の主記憶装置（内のＲＡＭアレイ１０）のテスト
を行いたい場合、演算制御装置または他の制御装置は、
主記憶装置に対してアクティブなテスト信号Ｔを与える
。このテスト信号Ｔはテスト制御回路１１に供給される
。テスト制御回路１１はアクティブなテスト信号Ｔを受
取ると、テストモードを設定し、セレクト信号ＳＥＬを
通常モード時の状態である０”からテストモード時の状
態である“１″　（高レベル）に切換える。この状態に
おいて、テスト制御回路１１はＲＡＭアレイ１０をアク
セスするために、演算制御装置からのリクエスト信号Ｒ
およびファンクション信号Ｆと同様のテストリクエスト
信号ＴＲおよびテスト用ファンクション信号ＴＦを生成
する。またテスト制御回路１１は、テストアドレス発生
器１６を制御してテスト用アドレス信号ＴＡを生成させ
、ファンクション信号ＴＦがライトアクセスを指定する
ライトアクセス時には、テストデータ発生器１７を制御
してテスト用データ信号ＴＤ（テスト用のライトデータ
）を生成させる。

テスト制御回路１１は、以上のテストリクエスト信号Ｔ
Ｒおよびテスト用ファンクション信号ＴＦの出力と、テ
ストアドレス発生器１６およびテストデータ発生器１７
の制御とを、ＲＡＭアレイＩＯに対するライトアクセス
が例えば０番地から最終番地まで順に行われ、しかる後
にＲＡＭアレイｌＯに対するリードアクセスが０番地か
ら最終番地まで順に行われるように、一定周期で繰返す
。なお、テストデータ発生器１７は、常に同一のテスト
用データ信号ＴＤを生成するものでも、ランダムな値の
テスト用データ信号ＴＤを生成するものでも、あるいは
テストアドレス発生器１６により生成されるテスト用ア
ドレス信号ＴＡと同一の値をカウンタ等により生成する
ものであってもよい。

さて、テストモードでは、セレクト信号ＳＥＬが“１°
　（高レベル）に切換えられているため、テスト制御回
路１１から出力されるテスト用ファンクション信号ＴＦ
がセレクタ２０によって選択される。このテスト用ファ
ンクション信号ＴＦは、テスト制御回路１１からのテス
トリクエスト信号ＴＲと共にＲＡＭ制御回路１２に供給
される。

ＲＡＭ制御回路１２は、このテストリクエスト信号ＴＲ
およびファンクション信号ＴＦをもとに、演算制御装置
からのリクエスト信号Ｒおよびファンクション信号Ｆが
供給された場合と同様にして、ＲＡＭアレイ１０をアク
セスするためのＲＡＭ制御信号群を出力し、ＲＡＭアレ
イ１０に対するライトアクセスまたはリードアクセスを
制御する。またテストモードでは、テストアドレス発生
器１６で生成されたテスト用アドレス信号ＴＡがセレク
タ２１によって選択され、更にライトアクセスの場合に
は、テストデータ発生器１７によって生成されたテスト
用データ信号ＴＤがセレクタ２２によって選択される。

このセレクタ２１．２２によって選択されたテスト用ア
ドレス信号ＴＡ、テスト用データ信号ＴＤは、以下に述
べるように通常モードにおいて演算制御装置からのアド
レス信号Ａ、データ信号りが選択された場合と同様に扱
われる。

まずテストモードにおけるライトアクセスの場合は、チ
ェックビット発生器１４により、テスト用データ信号Ｔ
Ｄ（テスト用ライトデータ）のチェックビットが生成さ
れる。このチェックビットは、テスト用データ信号ＴＤ
（テスト用ライトデータ）がテスト用アドレス信号ＴＡ
の指定するＲＡＭアレイｌＯのアドレスに書込まれる際
に、テスト用ライトデータに対応してＲＡＭアレイ１０
に書込まれる。このライトアクセスは、ＲＡＭアレイｌ
ＯのＯ番地から最終番地まで一定周期で順に行われる。

上記した一連のライトアクセスが終了すると、テスト制
御回路１１はテスト用ファンクション信号ＴＦをライト
アクセス指定状態からリードアクセス指定状態に切換え
る。またテスト制御回路１１は、テストモードにおける
ライトアクセスの場合と同様に、Ｏ番地から最終番地ま
でのテスト用アドレス信号ＴＡをテストアドレス発生器
１Ｂにより順に生成させる。テストモードにおけるリー
ドアクセスでは、テスト用アドレス信号ＴＡの指定する
データ信号（リードデータ）および対応するチェックビ
ットがＲＡＭアレイｌＯから読出され、エラー検出・訂
正回路１５によるＥＣＣチエツクに供される。そして、
エラー（シングルビットエラーまたはマルチビットエラ
ー）が検出された場合には、通常モードのリードアクセ
スでエラーが検出された場合と同様に、そのときのアド
レス信号（エラーアドレス）がシングルビットエラー通
知信号ＳＢＥおよびマルチビットエラー通知信号ＭＢＥ
と共にステータスレジスタ２３に保持される。演算制御
装置は主記憶装置のステータスレジスタ２３の内容をス
テータス信号ＳＴとして読出すことにより、ＲＡＭアレ
イ１０のエラー状況を確認することができる。

以上は、主記憶装置の記憶部が１つのＲＡＭアレイ１０
（１枚のメモリボード）によって構成されている場合の
メモリテストについて説明したが、本発明は複数のＲＡ
Ｍアレイ１０（複数のメモリボード）によって記憶部が
構成されている主記憶装置のメモリテストにも応用可能
である。この場合、各ＲＡＭアレイ１０（各メモリボー
ド）には、それぞれチェックビット発生器１４、エラー
検出・訂正回路１５およびステータスレジスタ２３が設
けられるが、その他の回路、例えばテスト制御回路１１
、ＲＡＭ制御回路１２、アドレス切換回路１３、テスト
アドレス発生器１６、テストデータ発生器１７およびセ
レクタ２１〜２３は、共用可能であり、複数のＲＡＭア
レイ１０（メモリボード）のメモリテストを１つのＲＡ
Ｍアレイ１０（メモリボード）のメモリテストと同一時
間で行うことが可能である。なお、第１図に示す主記憶
装置の場合には、通常モードにおける演算制御装置から
のアドレス信号Ａは主記憶アドレスに一致するが、記憶
部が複数のＲＡＭアレイ１０で構成される主記憶装置の
場合には、アドレス信号Ａには主記憶アドレスの下位部
分が用いられ、残りの上位部分がＲＡＭアレイ１０の１
つを指定するための信号に用いられることになる。

なお、前記実施例では、エラー検出・訂正回路１５によ
ってエラーが検出された際のステータス情報を保持する
のに、ステータスレジスタ２３を用いた場合について説
明したが、複数のステータス情報を格納可能な例えばリ
ングバッファ（循環バッファ）あるいはレジスタファイ
ル等を用いることも可能である。この場合には、既に採
取済みのステータス情報が、その後で採取されたステー
タス情報によって書換えられる虞がなくなるため、ＲＡ
Ｍアレイ１０全体のエラー状況を把握するのに便利であ
る。また、ステータスレジスタ２３を用いる場合には、
エラー検出毎に′ｔ１算制御装置に割込みをかけ、その
都度演算制御装置がステータスレジスタ２３の内容を読
取るようにすることにより、ＲＡＭアレイｌＯ全体のエ
ラー状況を把握することも可能である。更に前記実施例
では、主記憶装置のメモリテストに実施した場合につい
て説明したが、本発明は情報処理機器が有する記憶装置
のメモリテスト全般に応用可能である。

［発明の効果］ 以上詳述したようにこの発明によれば、主記憶装置など
の記憶装置に、外部からのテスト要求に応じてテスト用
のアドレス、テスト用のライトデータを生成する回路を
設けると共に、このアドレスおよびデータと通常状態に
おいて記憶装置の記憶１部を構成するＲ　Ａ　Ｍアレイ
をアクセスするために外部の利用装置から与えられるア
ドレスおよびデータとを切換えるセレクタを設け、ＲＡ
Ｍアレイが本来有するチェックビット発生器およびエラ
ー検出・訂正回路を利用してＲＡＭアレイのメモリテス
トを行う構成としたので、テストプログラムの簡略化が
図れ、記憶装置のテストが容品に行える。また、記憶装
置内部でＲＡＭアレイのテストが行えるため、外部から
のリード／ライトによってメモリテストを行う従来方式
に比べて、テスト時間が短縮できる。更に、記憶装置の
テストに要する時間は、複数のメモリボードがあっても
、１ボードに費やす時間と同じであり、特に記憶装置が
大容量の場合には従来に比してテスト時間を著しく短縮
できる。

【図面の簡単な説明】

第１図はこの発明のメモリテスト方式を適用する主記憶
装置の一実施例を示すブロック構成図である。 ＪＯ・・・ＲＡＭアレイ、１１・・・テスト制御回路、
１２・・・ＲＡＭ制御回路、１３・・・アドレス切換回
路、１４・・・チェックビット発生器、１５・・・リー
ドデータエラー検出・訂正回路、１６・・・テストアド
レス発生器、１７・・・テストデータ発生器、２０〜２
２・・・セレクタ、２−３・・・ステータスレジスタ。

Claims (1)

1. 【特許請求の範囲】 外部の利用装置からアクセスされるＲＡＭアレイにより
   記憶部が構成される記憶装置のメモリテスト方式におい
   て、 外部からメモリテストを要求するためのテスト信号が与
   えられることにより、通常モードからテストモードに切
   換えてメモリテストの制御を行うテスト制御回路と、 このテスト制御回路の制御により上記ＲＡＭアレイをテ
   ストするためのテスト用アドレスを生成するテストアド
   レス発生器と、 上記テスト制御回路の制御により上記ＲＡＭアレイをテ
   ストする際のテスト用ライトデータを生成するテストデ
   ータ発生器と、 通常モードでは上記利用装置からのアクセス要求により
   、テストモードでは上記テスト制御回路からのアクセス
   要求により、上記ＲＡＭアレイに対するリード／ライト
   を制御するＲＡＭアレイ制御回路と、 通常モードでは上記利用装置から与えられるアドレスを
   、テストモードでは上記テストアドレス発生器で生成さ
   れたテスト用アドレスを、上記ＲＡＭアレイをアクセス
   するためのアドレスとして選択する第１のセレクタと、 ライトアクセスの場合に、通常モードでは上記利用装置
   から与えられるライトデータを、テストモードでは上記
   テストデータ発生器で生成されたテスト用ライトデータ
   を、上記ＲＡＭアレイに書込むためのデータとして選択
   する第２のセレクタと、 この第２のセレクタによって選択されたデータをもとに
   、エラー検出・訂正用のチェックビットを生成して上記
   ＲＡＭアレイに出力するチェックビット発生器と、 リードアクセスの場合に、上記第１のセレクタによって
   選択されたアドレスの指定に応じて上記ＲＡＭアレイか
   ら読出されるデータおよび同データのチェックビットを
   もとに、エラー検出・訂正を行うエラー検出・訂正回路
   と、 このエラー検出・訂正回路でエラーが検出された場合に
   、その際のアドレスを含むエラーステータス情報を保持
   するステータス保持手段と、を具備し、外部からのテス
   ト信号に応じて記憶装置内部で同装置の記憶部を構成す
   るＲＡＭアレイのメモリテストを行うようにしたことを
   特徴とするメモリテスト方式。