JPH0449450A - メモリテスト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、情報処理機器が有する記憶装置をテストす
るためのメモリテスト方式に関する。

（従来の技術） 一般に計算機システムは、システムの制御中枢を成す演
算制御装置と、各種プログラム、データの格納等に供さ
れる主記憶装置を含んでいる。

この主記憶装置は半導体メモリ素子（ＲＡＭ）で構成さ
れており、その容量（主記憶容Ｎ）は半導体技術と高密
度実装技術の進歩により、年々大規模化している。

従来、主記憶装置のテスト（メモリテスト）は、命令の
組合せによるテストプログラムを使用し、計算機システ
ムの中枢を成す演算制御装置がこのテストプログラムを
実行することにより行う方式であった。

（発明が解決しようとする課題） 上記したように従来のメモリテスト方式では、テストプ
ログラムに従って演算制御装置が主記憶装置のデータを
リード／ライトすることにより行っていた。このため、
テストに要する時間（テスト時間）も主記憶装置の実装
容量に比例して増大する欠点があり、大容量の主記憶装
置のテストの場合には特に問題であった。

この発明は上記事情に鑑みてなされたものでその目的は
、主記憶装置に代表される記憶装置のメモリテストが簡
単に行え、しかもメモリテストに要する時間（テスト時
間）の短縮が図れるメモリテスト方式を提供することに
ある。

［発明の構成］ （課題を解決するための手段） この発明は、ＲＡＭアレイにより記憶部か構成される主
記憶装置などの記憶装置のメモリテストを要求するため
のテスト信号が同装置に外部から与えられることにより
、通常モードからテストモートに切換えてメモリテスト
の制御を行うテスト制御回路と、ＲＡＭアレイをテスト
するためのテスト用アドレスを、ＲＡＭアレイの全番地
についてライトアクセスおよびリードアクセスの各アク
セス別に一定順序で生成するテストアドレス発生器と、
ＲＡＭアレイに対するリード／ライトを制御するＲＡＭ
アレイ制御回路と、利用装置より与えられるアトしノス
とテストアドレス発生器で生成されるテスト用アドレス
とをＲＡＭアレイのアドレスとして切換える第１のセレ
クタと、通常モードでは利用装置から与えられるライト
データを、テストモードではテストアドレス発生器で生
成されるテストアドレス（あるいはテストデータ発生器
により発生される固定のテストデータ）を選択し、ライ
トアクセス時にはＲＡＭアレイの書込みデータの選択用
に用いられる第２のセレクタと、第１のセレクタによっ
て選択されたアドレスの指定に応じてＲＡＭアレイから
読出されるデータおよび第２のセレクタによって選択さ
れたデータを比較して一致／不一致を検出する比較回路
と、テストモードにおけるリードアクセス時に、比較回
路の不一致検出に応じて、その際のアドレスを含むエラ
ーステータス情報を保持するステータス保持手段とを備
え、外部からのテスト信号に応して記憶装置内部でＲＡ
Ｍアレイのメモリテストを行うようにしたことを特徴と
するものである。

（作用） この発明によれば、外部から主記憶装置なとの記憶装置
にテスト信号が与えられると、外部の利用装置が記憶装
置をアクセスする通常モードから、記憶装置内部でＲＡ
Ｍアレイのメモリテストを行うためのテストモードに切
換えられる。このテストモードでは、テスト制御回路に
よってテストアドレス発生器か制御されることにより、
まずライトアクセスで用いられるテスト用のライトアド
レスか例えばＲＡＭアレイの先頭番地から最終番地まで
生成され、次にリードアクセスで用いられるテスト用の
リードアドレスがＲＡＭアレイの先頭番地から最終番地
まで生成される。

さて、テストモートでは、第１セレクタ、更には第２セ
レクタの選択動作により、通常モードにおいて外部の利
用装置から与えられるアドレス、更にはデータ（ライト
データ）に代えて、テストアドレス発生器で生成される
テスト用アドレス、史にはテスト用ライトデータか用い
られる。このテスト用ライトデータには、テスト用アド
レス（あるいは、デイツプスイッチなどを用いて構成さ
れるテストデータ発生器によって発生される固定のテス
トパターン）が用いられる。そして、テストモードにお
けるライトアクセスが、選択されたアドレス、テスト用
ライトデータをもとに、ＲＡＭアレイの先頭番地から最
終番地まで行われると、テスト制御回路の制御によりラ
イトアクセスからリートアクセスに切換えられ、ＲＡＭ
アレイからテスト用アドレスの指定するデータが読出さ
れる。このＲＡＭアレイからの読出しデータは、第２の
セレクタから選択出力される（同しテスト用アドレスに
ついてライトアクセス時に用いられたテスト用ライトデ
ータと同一の）データと比較回路によって比較される。

ここで、両データが等しくなく不一致が検出されるメモ
リエラー時には、その際のテスト用アドレス（エラーア
ドレス）を含むステータス情報がステータス保持手段に
保持される。したがって利用装置は、このステータス保
持手段の内容を読むたけで、記憶装置のＲＡ　Ｍアレイ
のエラー状況を把握することができる。

（実施例） 第１図はこの発明を適用する計算機システムにおける主
記憶装置の一実施例を示すブロック構成図である。同図
において、ｌＯは主記憶装置の記憶部を構成し、メモリ
テストの対象となるＲＡＭアレイ、１１は図示せぬ演算
制御装置または他の制御装置から与えられるテスト信号
Ｔに応じてテストモードを設定し、ＲＡＭアレイ１ｏを
特徴とする特許 メモリテストの制御を行うためのテスト制御回路である
。テスト制御回路１１は、テストモードでの主記憶装置
（を構成するＲＡＭアレイ１０）に対するメモリアクセ
スを要求するためのリクエスト信号（以下、テストリク
エスト信号と称する）ＴＲ。

同じくメモリアクセスの種別（リード／ライト）を指定
するためのファンクション信号（以下、テスト用ファン
クション信号と称する）ＴＦ、および後述するセレクタ
２０．２１並びにセレクタ２２を制御するセレクト信号
５ＥＬＩ　（１ビツト）並びに５ＥＬ２　（２ビツト）
等を生成するようになっている。

１２は演算制御装置から与えられる通常モードでのメモ
リアクセスを要求するリクエスト信号Ｒまたはテスト制
御回路１１からのテストリクエスト信号ＴＲに応じてＲ
ＡＭアレイ１０のアクセスを制御するＲＡＭ制御回路、
１３はＲＡＭアレイｌＯに対するアドレスの切換え（例
えば行アドレスと列アドレスの切換え）を行うアドレス
切換回路である。

１５はＲＡＭアレイｌＯからの読出しデータ（リードデ
ータ）のエラーチエツクのために、同データと後述する
セレクタ２２からの選択出力データとの比較を行い、一
致／不一致を検出するための比較回路、１６はテスト制
御回路１１の制御によりテストモードでのＲＡＭアレイ
ｌＯに対するアドレス（テスト用アドレス信号）ＴＡを
生成するカウンタ内蔵のテストアドレス発生器である。

このテスト用アドレス信号ＴＡは、後述するテストデー
タ（テスト用データ信号）ＴＤＩとしても利用可能であ
る。

１７、１８はテストモードでの固定のテストデータ（テ
スト用データ信号）ＴＤ２．ＴＤ３を生成するためのテ
ストデータ発生器である。テストデータ発生器１７．１
８は例えばデイツプスイッチを用いて構成されており、
そのスイッチの設定状態に応じたテストデータ信号ＴＤ
２．ＴＤ３を発生するようになっている。ここでは、テ
ストデータ発生器１７．１８は、１６進表現でオール５
（＃５〜５）、オールＡ　（＃Ａ−Ａ）のテストデータ
信号ＴＤ２．ＴＤ３を発生するように設定されている。

なお、テストデータ信号ＴＤ２．ＴＤ３が常時面定で構
わない場合には、デイツプスイッチなどの特別の装置を
用いずに単にＶＣＣ（電源電圧）とＧＮＤ　（接地）と
の組合わせだけで生成可能であり、回路構成が著しく簡
略化される。

２０は演算制御装置から与えられる通常モードでのメモ
リアクセス種別を指定するためのファンクション信号Ｆ
およびテスト制御回路１１からのテスト用ファンクショ
ン信号ＴＦのいずれか一方をセレクト信号５ＥＬＩに応
じてＲＡＭ制御回路１２に選択出力するセレクタ、２１
は演算制御装置から与えられる（ＲＡＭアレイｌＯに対
する）通常モード用のアドレス信号Ａおよびテストアド
レス発生器１６からのテスト用アドレス信号ＴＡのいず
れか一方をセレクト信号５ＥＬ１に応じてアドレス切換
回路１３に選択出力するセレクタである。２２は演算制
御装置からの通常モード用のデータ信号Ｄ（ライトデー
タ）、テストアドレス発生器１Ｇからのテスト用アドレ
ス信号ＴＡ（即ちテスト用データ信号ＴＤ１）、および
テストデータ発生器１７゜１８からのテスト用データ信
号ＴＤ２．ＴＤ３のうちの１つをセレクト信号５ＥＬ２
に応じてＲＡＭアレイ１０に選択出力するセレクタ、２
３はテストモードにおけるリードアクセス時に比較回路
１５で不一致が検出された場合にその際のアドレス（エ
ラーアドレス）および比較回路１５の出力信号（エラー
通知信号）を保持し、ステータス信号ＳＴとして外部に
通知するためのステータスレジスタである。

次に、第１図の構成の動作を、（ａ）計算機システムに
おける演算制御装置からの主記憶装置アクセスが行われ
る通常モード時と（ｂ）演算制御装置または他の制御装
置からの要求に応じて主記憶装置のテストが行われるテ
ストモード時とに分Ｉｔ　テ順に説明する。なお、第１
図に示す各信号は全て高レベルでアクティブ（真）であ
るものとする。

（ａ）通常モード時の動作 通常モードでは、演算制御装置からの要求により以下に
述べるように主記憶アクセスが行われる。まずライトア
クセスの場合には、演算制御装置　４ 置から第１図の主記憶装置に対して、主記憶アクセスを
要求するリクエスト信号Ｒとライトアクセスを指定する
ファンクション信号Ｆ１更にはＲＡＭアレイｌＯに対す
るアドレス信号Ａおよびライト用のデータ信号Ｄ（ライ
トデータ）が与えられる。これに対してリードアクセス
の場合には、演算制御装置から主記憶装置に対して、リ
クエスト信号Ｒとリードアクセスを指定するファンクシ
ョン信号Ｆ、更にアドレス信号Ａか与えられる。

演算制御装置からり、えられるファンクション亀号Ｆは
セレクタ２０の一方の入力（“０”副入力）に供給され
る。セレクタ２０の他方の入力（“１“副入力）にはテ
スト制御回路１１からのテスト用ファンクション信号Ｔ
Ｆが供給される。セレクタ２０はテスト制御回路１１か
ら出力されるセレクト信号５ＥＬＩにより制御される。

このセレクト信号Ｓ　Ｅ　Ｌ　１は通常モートでは“０
”　（低レベル）となっており、この場合には演算制御
装置からのファンクション信号Ｆが選択される。

また演算制御装置から与えられるアドレス信号Ａはセレ
クタ２１の一方の入力（“Ｏ”副入力）に供給される。

セレクタ２１の他方の入力（“１”副入力）にはテスト
アドレス発生器Ｉ６により生成されるテスト用アドレス
信号ＴＡが供給される。

セレクタ２１はテスト制御回路１１からのセレクト信号
５ＥＬＩにより制御され、この例のように“０”の場合
には、演算制御装置からのアドレス信号Ａか選択される
。セレクタ２１によって選択されたアドレス信号（ここ
ではアドレス信号Ａ）はアドレス切換回路１３およびス
テータスレジスタ２３に供給される。

更にライトアクセスの場合には、演３９制御装置からデ
ータ信号りか与えられる。このデータ信号りはセレクタ
２２の第０の入力（“０”副入力）に供給される。また
セレクタ２２の第１の入力（“１”副入力）にはテスト
アドレス発生器１Ｂにより生成されるテスト用アドレス
信号ＴＡがテスト用データ信号ＴＤＩとして供給され、
第２．第３の入力（“２“側、“３“副入力）にはテス
トデータ発生器１７．１８により生成されるテスト用デ
タ信号ＴＤ２．ＴＤ３が供給される。セレクタ２２はテ
スト制御回路１１からの２ビツトのセレクト信号５ＥＬ
２により制御される。このセレクト信号５ＥＬ２は通常
モートでは“０″〜“３“のうちの“０”となっており
、この場合には演算制御装置からのデータ信号りが選択
される。セレクタ２２によって選択されたデータ信号（
ここではブタ信号Ｄ）はＲＡＭアレイ１０および比較回
路１５に供給される。

アドレス切換回路１３はセレクタ２１によって選択され
たアドレス信号（アドレス信号Ａ）を受けてアドレスの
切換えを行い、ＲＡＭアレイ１０に出力する。一方、演
算制御装置から与えられるリクエスト信号ＲはＲＡＭ制
御回路１２に供給される。

このＲＡＭ制御回路１２には、セレクタ２０によって選
択された（演算制御装置からの）ファンクション信号Ｆ
も供給される。通常モードにおいてＲＡＭ制御回路１２
は、（演算制御装置からの）リクエスト信号Ｒおよびフ
ァンクション信号Ｆをもとに、ＲＡＭアレイＩＯをリー
ドアクセスまたはう］フ イトアクセスするためのＲＡＭ制御信号群を出力する。

この結果、通常モードにおいてファンクション信号Ｆに
よってライトアクセスが指定されている場合であれば、
ＲＡＭアレイ１０かライトアクセスされ、セレクタ２１
によって選択された（演算制御装置からの）アドレス信
号Ａの示すアドレスに、セレクタ２２によって選択され
た（演算制御装置からの）データ信号りか書込まれる。

一方、通常モードにおいてリードアクセスが指定されて
いる場合であれば、ＲＡＭアレイ１０がリードアクセス
され、セレクタ２１によって選択された（演算制御装置
からの）アドレス信号Ａの示すアドレスのデータが読出
される。このＲＡＭアレイｌＯからの読出しデータはデ
ータ信号りとして主記憶装置から出力される。

（ｂ）テストモード時の動作 次に、テストモード時の動作について説明する。

第１図の主記憶装置（内のＲＡＭアレイ１０）のテスト
を行いたい場合、演算制御装置または他の制御装置は、
主記憶装置に対してアクティブなテスト信号Ｔを与える
。このテスト信号Ｔはテスト制御回路１１に供給される
。テスト制御回路１１はアクティブなテスト信号Ｔを受
取ると、テストモードを設定し、セレクト信号５ＥＬＩ
を通常モード時の状態である“Ｏ”からテストモード時
の状態である“１”　（高レベル）に切換える。この状
態において、テスト制御回路１１はＲＡＭアレイ１０を
アクセスするために、演算制御装置からのリクエスト信
号Ｒおよびファンクション信号Ｆと同様のテストリクエ
スト信号ＴＲおよびテスト用ファンクション信号ＴＦを
生成する。またテスト制御回路１１は、テストアドレス
発生器１６を制御してテスト用アドレス信号ＴＡを生成
させる。テスト制御回路１１は、以上のテストリクエス
ト信号ＴＲおよびテスト用ファンクション信号ＴＦの出
力と、テストアドレス発生器１６の制御とを、ＲＡＭア
レイｌＯに対するライトアクセスが例えば０番地から最
終番地まで順に行われ、しかる後にＲＡＭアレイ１０に
対するリードアクセスが０番地から最終番地まで順に行
われるように、一定周期で繰返す。

さて、テストモードでは、セレクト信号５ＥＬＩは上記
したように“１″　（高レベル）に切換えられる。この
場合、テスト制御回路１１から出力されるテスト用ファ
ンクション信号ＴＦがセレクタ２０によって選択される
。このテスト用ファンクション信号ＴＦは、テスト制御
回路１１からのテストリクエスト信号ＴＲと共にＲＡＭ
制御回路１２に供給される。ＲＡＭ制御回路１２は、こ
のテストリクエスト信号ＴＲおよびファンクション信号
ＴＦをもとに、演算制御装置からのリクエスト信号Ｒお
よびファンクション信号Ｆが供給された場合と同様にし
て、ＲＡＭアレイ１０をアクセスするためのＲＡＭ制御
信号群を出力し、ＲＡＭアレイ１０に対するライトアク
セスまたはリードアクセスを制御する。

またテストモードでは、テストアドレス発生器１６で生
成されたテスト用アドレス信号ＴＡが、論理“１＃のセ
レクト信号５ＥＬＩに応じてセレクタ２１により選択さ
れる。更にテストモードでは、テスト制御回路１１によ
りセレクト信号５ＥＬ２が“Ｏ”から“１”〜“３″の
いずれか１つに切換えられる。このセレクト信号５ＥＬ
２の状態は、１回のテストモードの期間中変更されない
。セレクト信号５ＥＬ２が“１′〜“３”のいずれかで
ある場合、テストアドレス発生器１６で生成されたテス
ト用アドレス信号ＴＡであるテスト用データ信号ＴＤＩ
およびテストデータ発生器１７．１８で発生されたテス
ト用データ信号ＴＩ）２．ＴＤ３のうちの１つが選択さ
れる。セレクタ２１によって選択されたテスト用アドレ
ス信号ＴＡは、以下に述べるように通常モードにおいて
演算制御装置からのアドレス信号Ａが選択された場合と
同様に扱われる。またセレクタ２２によって選択された
テスト用データ信号ＴＤｉ（ｉは１〜３のいずれか）は
、ライトアクセス時には、以下に述べるように通常モー
ドにおいて演算制御装置からのデータ信号りが選択され
た場合と同様に扱われる。但しリードアクセス時には、
セレクタ２２によって選択されたテスト用データ信号Ｔ
ＤｉはＲＡＭアレイ１０のメモリエラーをチエツクする
ための基準データとして扱われる。

まずテストモードにおけるライトアクセスの場合は、セ
レクタ２２によって選択されたテスト用データ信号ＴＤ
ｉが、セレクタ２１によって選択されたテスト用アドレ
ス信号ＴＡの指定するＲＡＭアレイｌＯのアドレスに書
込まれる。このライトアクセスは、ＲＡＭアレイｌＯの
Ｏ番地から最終番地まで一定周期で順に行われる。これ
により、セレクタ２２によってテスト用データ信号ＴＤ
Ｉ（即ちテスト用アドレス信号ＴＡ）が選択されるテス
トモードの場合には、ＲＡＭアレイｌＯが正常であれば
、ＲＡＭアレイ１０の各アドレスＣ，こは、そのアドレ
スと同じ値が書込まれる。同様に、セレクタ２２によっ
てテスト用データ信号ＴＤ２またはＴＤ３が選択される
テストモードの場合であれば、ＲＡＭアレイ１０の各ア
ドレスには、いずれもオル５またはオールＡのデータが
書込まれる。

上記したテストモードにおける一連のライトアクセスが
終了すると、テスト制御回路１■はテスト用ファンクシ
ョン信号ＴＦをライトアクセス指定状態からリードアク
セス指定状態に切換える。

またテスト制御回路１１は、テストモードにおけるライ
トアクセスの場合と同様に、０番地から最終番地までの
テスト用アドレス信号ＴＡをテストアドレス発生器１６
により順に生成させる。この結果、テストモードにおい
て、ＲＡＭアレイ１０に対するリードアクセスか、０番
地から最終番地まで順に行われ、その都度ＲＡＭアレイ
１０から、テスト用アドレス信号ＴＡの指定するアドレ
スのデータ信号（リードデータ）か読出される。

さて、テスト制御回路１１からのセレクト信号５ＥＬ２
は、テストモードにおける一連のリードアクセスの期間
も、上記したライトアクセスの期間と同じ状態に保たれ
る。したかって、テストモードにおけるライトアクセス
の期間にテスト用デタ信号ＴＤＩ（−テスト用アドレス
信号ＴＡ）がセレクタ２２によって（ライトデータとし
て）選択された場合であれば、次のリードアクセスの期
間も同じテスト用データ信号ＴＤＩ（−テスト用アドレ
ス信号ＴＡ）が選択される。同様に、テストそ−ドにお
けるライトアクセスの期間にテスト用データ信号ＴＤ２
　（オール５）、ＴＤ３　（オルＡ）がセレクタ２２に
よって（ライトデータとして）選択された場合であれば
、次のリードアクセスの期間も同しテスト用データ信号
ＴＤ２　（オル５）、ＴＤ３　（オールＡ）が選択され
る。

セレクタ２２によって選択されたテスト用デタ信号ＴＤ
ｉ（ｉは１〜３のいずれか）は比較回路１５の一方の入
力に供給される。比較回路１５の他方の入力には、ＲＡ
Ｍアレイ１０から読出されるテスト用アドレス信号ＴＡ
の指定するアドレスのデータが供給される。比較回路１
５は以上の両データを比較する。セレクト信号５ＥＬ２
の状態が、１回のテストモードの期間は“１”〜“３”
のいずれか１つに固定される本実施例では、ＲＡＭアレ
イ１０から読出されるテスト用アドレス信号ＴＡの指定
するアドレスのデータは、同データが正しいならば、セ
レクタ２２によって選択されたテスト用データ信号ＴＤ
ｉに一致するはずである。したがって比較回路■５の比
較による一致／不一致検出により、メモリエラーの有無
か通知可能となる。なお、比較回路１５はテストモード
のリードアクセス時たけ有効動作するように制御される
。

比較回路１５の出ツノ信号はエラー通知信号としてステ
ータスレジスタ２３に供給される。このステタスレジス
タ２３には、セレクタ２１によって選択されたテスト用
アドレス信号ＴＡも供給される。

そして、このテスト用アドレス信号ＴＡは（テストモー
ドにおけるリードアクセス時に比較回路１５によって不
一致が検出された場合）、比較回路１５の出力信号（エ
ラー通知信号）と共にステータスレジスタ２３に保持さ
れる。演算制御装置は主記憶装置のステータスレジスタ
２３の内容をステータス信号ＳＴとして読出すことによ
り、ＲＡＭアレイ１０のエラー状況を確認することがで
きる。

以上は、主記憶装置の記憶部が１つのＲＡＭアレイ１０
（１枚のメモリボード）によって構成されている場合の
メモリテストについて説明したか、本発明は複数のＲＡ
Ｍアレイｌ０（Ｉ数のメモリボド）によって記憶部が構
成されている主記憶装置のメモリテストにも応用可能で
ある。この場合、各ＲＡＭアレイ１０（各メモリボード
）には、比較回路１５およびステータスレジスタ２３が
設けられるか、その他の回路、例えばテスト制御回路１
１、ＲＡＭ制御回路１２、アドレス切換回路１３、テス
トアドレス発生器１Ｂ、テストデータ発生器１７．１８
およびセレクタ２０〜２２は共用可能であり、複数のＲ
ＡＭアレイ１０（メモリボード）のメモリテストを１つ
のＲＡＭアレイ１０（メモリボード）のメモリテストと
同一時間で行うことが可能である。なお、第１図に示す
主記憶装置の場合には、通常モードにおける演算制御装
置からのアドレス信号Ａは主記憶アドレスに一致するが
、記憶部か複数のＲＡＭアレイ１０で構成される主記憶
装置の場合には、アドレス信号Ａには主記憶アドレスの
下位部分が用いられ、残りの上位部分がＲＡＭアレイｌ
Ｏの１つを指定するための信号に用いられることになる
。

なお、前記実施例では、テストアドレス発生器１６をテ
ストデータ発生器として兼用する以外に、専用のテスト
データ発生器１７．１８を設け、種々のテストデータが
利用できる場合について説明したが、専用のテストデー
タ発生器Ｌ７．１Ｂは必ずしも必要でない。この場合に
は、回路の一層の簡略化が図れる。但し、テストデータ
発生器１７．１８により発生されるテスト用データ信号
ＴＤ２．ＴＤ３が常時固定で構わない場合には、単にＶ
ＣＣ（電源電圧）とＧＮＤ　（接地）との組合わせだけ
で生成可能であり、特別のテストデータ発生器は必要で
なく、やはり回路の簡略化が図れる。

また、前記実施例では、比較回路１５によって不一致（
エラー）が検出された際のステータス情報を保持するの
に、ステータスレジスタ２３を用いた場合について説明
したが、複数のステータス情報を格納可能な例えばリン
グバッファ（循環バ・ソファ）あるいはレジスタファイ
ル等を用いることも可能である。この場合には、既に採
取済みのステータス情報が、その後で採取されたステー
タス情報によって書換えられる虞がなくなるため、ＲＡ
ＭアレイｌＯ全体のエラー状況を把握するのに便利であ
る。また、ステータスレジスタ２３を用いる場合には、
エラー検出毎に演算制御装置に割込みをかけ、その都度
演算制御装置がステータスレジスタ２３の内容を読取る
ようにすることにより、ＲＡＭアレイｌＯ全体のエラー
状況を把握することも可能である。

更に前記実施例では、主記憶装置のメモリテストに実施
した場合について説明したが、本発明は情報処理機器が
有する記憶装置のメモリテスト全般に応用可能である。

［発明の効果］ 以上詳述したようにこの発明によれば、主記憶装置など
の記憶装置に、テスト用のデータにも兼用されるテスト
用アドレスを外部からのテスト要求に応じて生成する回
路と、テスト用アドレスおよびテスト用データと通常状
態において記憶装置の記憶部を構成するＲＡＭアレイを
アクセスするために外部の利用装置から与えられるアド
レスおよびデータとを切換えるセレクタとを設けて、テ
ストモードにおいではライトアクセス時もリードアクセ
ス時も同様にアドレスおよびデータを制御すると共に、
テストモードにおけるリードアクセスによりＲＡＭアレ
イから読出されるデータとセレクタによって切換え出力
されるデータとを比較回路を用いて比較することにより
、ＲＡＭアレイのメモリテストを行う構成としたので、
次に列挙する作用効果を得ることができる。

■　テストプログラムの簡略化が図れ、記憶装置のテス
トが容易に行える。

■　外部からのテスト要求に応じて記憶装置内部でＲＡ
Ｍアレイのテストが自動的に行えるため、外部からのリ
ード／ライトによって逐次メモリテストを行う従来方式
に比べて、テスト時間が短縮できる。

■　記憶装置のテストに要する時間は、複数のメモリボ
ードがあっても、１ボードに費やす時間と同じであり、
特に記憶装置が大容量の場合には従来に比してテスト時
間を著しく短縮できる。

■　少ないテスト用回路で実現できる。

【図面の簡単な説明】

第１図はこの発明のメモリテスト方式を適用する主記憶
装置の一実施例を示すブロック構成図である。 １０・・・ＲＡＭアレイ、１１・・・テスト制御回路、
Ｉ２・・・ＲＡＭ制御回路、Ｉ３・・・アドレス切換回
路、１５・・・比較回路、１６・・・テストアドレス発
生器、１７、１’８・・・テストデータ発生器、２０〜
２２・・・セレクタ、２３・・・ステータスレジスタ。 出願人代理人　弁理士　鈴江武彦

Claims (2)

【特許請求の範囲】
1. （１）外部の利用装置からアクセスされるＲＡＭアレイ
   により記憶部が構成される記憶装置のメモリテスト方式
   において、 外部からメモリテストを要求するためのテスト信号が与
   えられることにより、通常モードからテストモードに切
   換えてメモリテストの制御を行うテスト制御回路と、 このテスト制御回路の制御により、上記ＲＡＭアレイを
   テストするためのテスト用アドレスを、上記ＲＡＭアレ
   イの全番地についてライトアクセスおよびリードアクセ
   スの各アクセス別に一定順序で生成するテストアドレス
   発生器と、通常モードでは上記利用装置からのアクセス
   要求により、テストモードでは上記テスト制御回路から
   のアクセス要求により、上記ＲＡＭアレイに対するリー
   ド／ライトを制御するＲＡＭアレイ制御回路と、 通常モードでは上記利用装置から与えられるアドレスを
   、テストモードでは上記テストアドレス発生器で生成さ
   れるテスト用アドレスを、上記ＲＡＭアレイをアクセス
   するためのアドレスとして選択する第１のセレクタと、 通常モードでは上記利用装置から与えられるライトデー
   タを、テストモードでは上記テストアドレス発生器で生
   成されるテストアドレスを選択し、ライトアクセス時に
   は上記ＲＡＭアレイの書込みデータの選択用に用いられ
   る第２のセレクタと、 上記第１のセレクタによって選択されたアドレスの指定
   に応じて上記ＲＡＭアレイから読出されるデータおよび
   上記第２のセレクタによって選択されたデータを比較し
   て一致／不一致を検出する比較回路と、 テストモードにおけるリードアクセス時に、上記比較回
   路の不一致検出に応じて、その際のアドレスを含むエラ
   ーステータス情報を保持するステータス保持手段と、 を具備し、外部からのテスト信号に応じて記憶装置内部
   で同装置の記憶部を構成するＲＡＭアレイのメモリテス
   トを行うようにしたことを特徴とするメモリテスト方式
   。
2. （２）外部の利用装置からアクセスされるＲＡＭアレイ
   により記憶部が構成される記憶装置のメモリテスト方式
   において、 外部からメモリテストを要求するためのテスト信号が与
   えられることにより、通常モードからテストモードに切
   換えてメモリテストの制御を行うテスト制御回路と、 このテスト制御回路の制御により、上記ＲＡＭアレイを
   テストするためのテスト用アドレスを、上記ＲＡＭアレ
   イの全番地についてライトアクセスおよびリードアクセ
   スの各アクセス別に一定順序で生成するテストアドレス
   発生器と、通常モードでは上記利用装置からのアクセス
   要求により、テストモードでは上記テスト制御回路から
   のアクセス要求により、上記ＲＡＭアレイに対するリー
   ド／ライトを制御するＲＡＭアレイ制御回路と、 通常モードでは上記利用装置から与えられるアドレスを
   、テストモードでは上記テストアドレス発生器で生成さ
   れるテスト用アドレスを、上記ＲＡＭアレイをアクセス
   するためのアドレスとして選択する第１のセレクタと、 固定のテストデータを発生するための少なくとも１つの
   テストデータ発生器と、 通常モードでは上記利用装置から与えられるライトデー
   タを、テストモードでは上記テストアドレス発生器で生
   成されるテストアドレスおよび上記テストデータ発生器
   により発生されるテストデータのうちの１つを選択し、
   ライトアクセス時には上記ＲＡＭアレイの書込みデータ
   の選択用に用いられる第２のセレクタと、 上記第１のセレクタによって選択されたアドレスの指定
   に応じて上記ＲＡＭアレイから読出されるデータおよび
   上記第２のセレクタによって選択されたデータを比較し
   て一致／不一致を検出する比較回路と、 テストモードにおけるリードアクセス時に、上記比較回
   路の不一致検出に応じて、その際のアドレスを含むエラ
   ーステータス情報を保持するステータス保持手段と、 を具備し、外部からのテスト信号に応じて記憶装置内部
   で同装置の記憶部を構成するＲＡＭアレイのメモリテス
   トを行うようにしたことを特徴とするメモリテスト方式
   。