JPS6074681A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6074681A JPS6074681A JP58182708A JP18270883A JPS6074681A JP S6074681 A JPS6074681 A JP S6074681A JP 58182708 A JP58182708 A JP 58182708A JP 18270883 A JP18270883 A JP 18270883A JP S6074681 A JPS6074681 A JP S6074681A
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- Japan
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- film
- entire surface
- electrode
- doped
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にソース、ド
レイン領域に低濃度不純物領域を有するＭＯ８半導体装
置の製造方法に係る。
レイン領域に低濃度不純物領域を有するＭＯ８半導体装
置の製造方法に係る。
従来のＭＯＳ ）ランジスタの製造方法を第１図を参照
して説明する。すなわち、Ｐ−型シリコン基板１上にノ
々ターニングによりダート酸化膜２を介してダート電極
３を形成した後、ダート電極３をマスクとして例えば八
８を高ドーズイオン注入し、つづいて熱処理を行なうこ
とによりＮ十型ソース領域４及びＮ＋型ドレイン領域５
を形成する。
して説明する。すなわち、Ｐ−型シリコン基板１上にノ
々ターニングによりダート酸化膜２を介してダート電極
３を形成した後、ダート電極３をマスクとして例えば八
８を高ドーズイオン注入し、つづいて熱処理を行なうこ
とによりＮ十型ソース領域４及びＮ＋型ドレイン領域５
を形成する。
このようにして形成されるＮ＋型ドレイン領域５は高濃
度の拡散層であるため、その近傍には電界が集中し、正
孔と電子の対が生成する。この結果、基板電位が上昇し
てバイポーラアクションをもたらしたシ、ホットエレク
トロンがダート酸化膜２中に注入をれてｖｔｈ異常を起
こす等トランジスタの不安定性が増大する。更に、高集
積ＭＯＳデバイスにおいてはチャネル長が短かくな９、
前記電界集中によシ空乏層が拡がシショートチャネル効
果が無視できなく々る。
度の拡散層であるため、その近傍には電界が集中し、正
孔と電子の対が生成する。この結果、基板電位が上昇し
てバイポーラアクションをもたらしたシ、ホットエレク
トロンがダート酸化膜２中に注入をれてｖｔｈ異常を起
こす等トランジスタの不安定性が増大する。更に、高集
積ＭＯＳデバイスにおいてはチャネル長が短かくな９、
前記電界集中によシ空乏層が拡がシショートチャネル効
果が無視できなく々る。
そこで、ドレイン領域をチャネル領域近傍の低濃度不純
物領域とこれに隣接する高濃度不純物領域とで構成し、
電界集中を抑制したいわゆるＬＤＤ （Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ ）構造のＭＯＳトランジス
タが提案されている。
物領域とこれに隣接する高濃度不純物領域とで構成し、
電界集中を抑制したいわゆるＬＤＤ （Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ ）構造のＭＯＳトランジス
タが提案されている。
このＬＤＤ構造のＭＯＳ ）ランジスタは例えば第２′
図（、）〜（ｃ）に示す如き方法によシ製造される。
図（、）〜（ｃ）に示す如き方法によシ製造される。
まず、Ｐ−型シリコン基板ｌＪ上にパターニングにより
ケ゛−ト酸化膜１２を介してケ゛−ト電極１３を形成し
た後、ダート電極１３をマスクとして例えはＡｓを低ド
ーズ量でイオン注入する（第２図（ａ）図示）。次に、
ダート電極１３を傑うようにホトレジスト・母ターン１
４を形成した後、ホトレジストノリ−ン１４をマスクと
してＡｓを高ドーズ量でイオン注入する（同図（ｂ）図
示〕。
ケ゛−ト酸化膜１２を介してケ゛−ト電極１３を形成し
た後、ダート電極１３をマスクとして例えはＡｓを低ド
ーズ量でイオン注入する（第２図（ａ）図示）。次に、
ダート電極１３を傑うようにホトレジスト・母ターン１
４を形成した後、ホトレジストノリ−ン１４をマスクと
してＡｓを高ドーズ量でイオン注入する（同図（ｂ）図
示〕。
つづいて、ホトレノストパターン１４を除去した後、熱
処理を行ない、チャネル領域近傍の低濃度（Ｎ−型）不
純物領域１５ａ、１５ｇとこれらに隣接する高濃度（Ｎ
＋型）不純物領域１５ｂ。
処理を行ない、チャネル領域近傍の低濃度（Ｎ−型）不
純物領域１５ａ、１５ｇとこれらに隣接する高濃度（Ｎ
＋型）不純物領域１５ｂ。
１６ｂとからなるソース、ドレイン領域１５゜１６を形
成する（同図（ｃ）図示）。
成する（同図（ｃ）図示）。
しかしながら、上述した従来の方法では通常のＭＯＳ
ｆロセスに比べて不純物ドーピング工程及びホトリソグ
ラフィ工程がそれぞれ１回づつ加わることになり工程が
煩雑化するという一点がある。
ｆロセスに比べて不純物ドーピング工程及びホトリソグ
ラフィ工程がそれぞれ１回づつ加わることになり工程が
煩雑化するという一点がある。
９Ｎ明の目的〕
本発明は上記欠点を解消するためになされたものであシ
、簡便な工程で少なくともドレイン領域のチャネル領域
近傍の部分が低濃度不純物領域で構成されたＭＯ８半導
体装置を製造し得る方法を提供しようとするものである
。
、簡便な工程で少なくともドレイン領域のチャネル領域
近傍の部分が低濃度不純物領域で構成されたＭＯ８半導
体装置を製造し得る方法を提供しようとするものである
。
本発明の半導体装置の製造方法は第１導電型（例えばＰ
型）の半導体基板の素子領域上にダート絶縁膜を介して
ダート電極を形成し、全面に第２導篭型の不純物をドー
プした酸化膜（例えばＡｓ ドーゾト酸化膜）を堆積し
た後、該酸化膜上に部分的に（例えばダート電極側壁の
酸化膜除去後のダート電極側壁の位置あるいはダート電
極の両側方のうちいずれか一方側に）窒化膜を残存させ
、更に酸素雰囲気中で熱処理して酸化膜から基板中に不
純物を拡散させて第２導電型のソース、ドレイン領域を
形成することを特徴とするものである。
型）の半導体基板の素子領域上にダート絶縁膜を介して
ダート電極を形成し、全面に第２導篭型の不純物をドー
プした酸化膜（例えばＡｓ ドーゾト酸化膜）を堆積し
た後、該酸化膜上に部分的に（例えばダート電極側壁の
酸化膜除去後のダート電極側壁の位置あるいはダート電
極の両側方のうちいずれか一方側に）窒化膜を残存させ
、更に酸素雰囲気中で熱処理して酸化膜から基板中に不
純物を拡散させて第２導電型のソース、ドレイン領域を
形成することを特徴とするものである。
こうした方法によれば、ＡＩは酸素雰囲気中で５−
の熱処理の際、窒化膜の残存している箇所ではあまり拡
散しないが、窒化膜の残存していない箇所では酸化膜一
基板界面での新たな酸化膜の生成により効率よく拡散す
るので、セル７アラインでドレイン領域のチャネル領域
近傍の部分を低濃度不純物領域とすることができる。し
たがって、通常のＭＯ８プロセスに比べて少なくともイ
オン注入工程を省略した簡便な工程で、ドレイン領域近
傍のチャネル領域での電界集中を抑制してトランジスタ
の不安定性を減少することができる。
散しないが、窒化膜の残存していない箇所では酸化膜一
基板界面での新たな酸化膜の生成により効率よく拡散す
るので、セル７アラインでドレイン領域のチャネル領域
近傍の部分を低濃度不純物領域とすることができる。し
たがって、通常のＭＯ８プロセスに比べて少なくともイ
オン注入工程を省略した簡便な工程で、ドレイン領域近
傍のチャネル領域での電界集中を抑制してトランジスタ
の不安定性を減少することができる。
以下、本発明の実施例を第３図（ａ）〜（ｆ）及び第４
図（ａ）〜（Ｃ） を参照して説明する。
図（ａ）〜（Ｃ） を参照して説明する。
実施例１
まず、比抵抗１０〜２０Ω−鋸のＰ−型シリコン基板２
１表面に通常の選択酸化技術を用い、厚さ１．０μｍの
フィールド酸化膜２２を形成する。
１表面に通常の選択酸化技術を用い、厚さ１．０μｍの
フィールド酸化膜２２を形成する。
次に、フィールド酸化膜２２によって囲まれた素子領域
表面に厚さ５００Ｘの熱酸化膜を形成６− し、全面にρ８＝２００／口、厚さ０．４μｍの多結晶
シリコン膜を堆積した後、これらを反応性イオンエツチ
ング（ＲＩＥ ）法により順次・ぐターニングして素子
領域上にダート酸化膜２３を介してダート電極２４を形
成する（第３図（、）図示）。
表面に厚さ５００Ｘの熱酸化膜を形成６− し、全面にρ８＝２００／口、厚さ０．４μｍの多結晶
シリコン膜を堆積した後、これらを反応性イオンエツチ
ング（ＲＩＥ ）法により順次・ぐターニングして素子
領域上にダート酸化膜２３を介してダート電極２４を形
成する（第３図（、）図示）。
次いで、スノヤッタ法にて全面に厚さ０．２５μｍのＡ
８ドーゾト酸化膜（Ａｓ濃度５ Ｘ １０” ｏｎ−’
）２５を堆積する。この際、ｒ−上電極２４の側壁に
おいてはＡｓドープト酸化膜２５の膜厚は約５００Ｘと
薄くなる（同図（ｂ）図示）。つづいて、ＮＨ４Ｆ’中
に１０秒間浸し、前記Ａａドープト酸化膜２５のケ゛−
ト電極２４側壁の薄い部分のみをエツチング除去する。
８ドーゾト酸化膜（Ａｓ濃度５ Ｘ １０” ｏｎ−’
）２５を堆積する。この際、ｒ−上電極２４の側壁に
おいてはＡｓドープト酸化膜２５の膜厚は約５００Ｘと
薄くなる（同図（ｂ）図示）。つづいて、ＮＨ４Ｆ’中
に１０秒間浸し、前記Ａａドープト酸化膜２５のケ゛−
ト電極２４側壁の薄い部分のみをエツチング除去する。
この際、平坦面上には厚さ０．２μｍのＡｓドープト酸
化膜２５がそのまま残存する。つづいて、ＬＰＣＶＤ法
にて全面に厚さ０．２μｍの窒化膜２６を堆積する（同
図（ｃ）図示）。
化膜２５がそのまま残存する。つづいて、ＬＰＣＶＤ法
にて全面に厚さ０．２μｍの窒化膜２６を堆積する（同
図（ｃ）図示）。
次いで、ＲＩＥ法により前記窒化膜２６をエツチングし
、ダート電極２４の側壁にのみ残存窒化膜２６’ 、
２６’ ｆ形成する。つづいて、酸素雰囲気中にて１０
００℃で３０分間熱拡散を行なう。
、ダート電極２４の側壁にのみ残存窒化膜２６’ 、
２６’ ｆ形成する。つづいて、酸素雰囲気中にて１０
００℃で３０分間熱拡散を行なう。
この際、残存窒化膜２６’ 、 ２６’に覆われていな
い部分ではＡｓドープト酸化膜２５と基板２ノとの界面
に新たに酸化膜が形成されることにより、ＡｓがＡｓド
ープト酸化膜２５から基板２ノ中に効率よく拡散される
が残存窒化膜２６’ 、 ２６’に榎われている部分で
はＡｓはそれほど拡散されない。
い部分ではＡｓドープト酸化膜２５と基板２ノとの界面
に新たに酸化膜が形成されることにより、ＡｓがＡｓド
ープト酸化膜２５から基板２ノ中に効率よく拡散される
が残存窒化膜２６’ 、 ２６’に榎われている部分で
はＡｓはそれほど拡散されない。
この結果、チャネル領域近傍のρ、＝７００シロ、ｘｊ
＝ ０．２ μｍのＮ″″型不純物領域２７ｍ 、２
８＊とこれらの領域に隣接するρ＝３００／口、ｘＪ＝
０．４μｍのＮ＋型不純物領域２１ｂ、２８ｂとからな
るソース、ドレイン領域２７．２８が形成される（同図
（ｄ）図示）。
＝ ０．２ μｍのＮ″″型不純物領域２７ｍ 、２
８＊とこれらの領域に隣接するρ＝３００／口、ｘＪ＝
０．４μｍのＮ＋型不純物領域２１ｂ、２８ｂとからな
るソース、ドレイン領域２７．２８が形成される（同図
（ｄ）図示）。
次いで、前記残存嘘化膜２６’ 、 ２６’及びＡｓド
ドート酸化膜２５ｔｌ−ＲＴＥ法あるいはウェットエツ
チングにより順次エツチング除去した後、熱酸化により
ケ゛−ト電極２４表面及び露出した基板２１表面を厚さ
５００Ｘの熱酸化膜２９に変換する（同図（、）図示）
。つづいて、全面に厚さ０．５μｍのＣＶＤ酸化膜３０
を堆積した後、コンタクトホール３１，３１を開孔する
。つづいて、隼夕面に厚さ１．０μｍのＡｔ−８１膜を
堆積した後、パターニングしてソース電極３２及びドレ
イン電極３３を形成し、ＬＤＤ構造のＭＯＳトランジス
タを製造する（同図（ｆ）図示）。
ドート酸化膜２５ｔｌ−ＲＴＥ法あるいはウェットエツ
チングにより順次エツチング除去した後、熱酸化により
ケ゛−ト電極２４表面及び露出した基板２１表面を厚さ
５００Ｘの熱酸化膜２９に変換する（同図（、）図示）
。つづいて、全面に厚さ０．５μｍのＣＶＤ酸化膜３０
を堆積した後、コンタクトホール３１，３１を開孔する
。つづいて、隼夕面に厚さ１．０μｍのＡｔ−８１膜を
堆積した後、パターニングしてソース電極３２及びドレ
イン電極３３を形成し、ＬＤＤ構造のＭＯＳトランジス
タを製造する（同図（ｆ）図示）。
しかして上述した方法によれば、第３図（ｂ）の工程で
ス・母ツタ法により全面にＡｓドープト酸化膜２５を堆
積した後、同図（ｃ）の工程でＡｓドープト酸化膜２５
のゲート電極２４側壁の薄い部分のみをエツチング除去
し、更に全面に窒化膜２６を堆積し、次いで同図（ｄ）
の工程で反応性イオンエツチング法によＦ）ｌ’−）電
極２４側壁に残存窒化膜２６’ 、 ２６’を形成した
後、酸素雰囲気中で熱処理することによｆｉＮ″″型不
純物領域２７＊、２８ｍ１Ｎ＋型不純物領域２７ ｂ、
２８ｂとからなるソース、ドレイン領域２７．２８を形
成することができる。すなわち、通常のＭＯＳプロセス
にホトリソグラフィ工程及びイオン注入工程を追加する
ことなく、セルファラインでＬＤＤ構造を形成すること
ができる。したがって、簡便な工程でドレイン領域２８
近傍のチャネル９− １脩４における電界集中を抑制して、バイポーラアクシ
ョンやｖｔｈの変動を防止することによりトランジスタ
の不安定性を減少することができ、素子の微細化を達成
することができる。
ス・母ツタ法により全面にＡｓドープト酸化膜２５を堆
積した後、同図（ｃ）の工程でＡｓドープト酸化膜２５
のゲート電極２４側壁の薄い部分のみをエツチング除去
し、更に全面に窒化膜２６を堆積し、次いで同図（ｄ）
の工程で反応性イオンエツチング法によＦ）ｌ’−）電
極２４側壁に残存窒化膜２６’ 、 ２６’を形成した
後、酸素雰囲気中で熱処理することによｆｉＮ″″型不
純物領域２７＊、２８ｍ１Ｎ＋型不純物領域２７ ｂ、
２８ｂとからなるソース、ドレイン領域２７．２８を形
成することができる。すなわち、通常のＭＯＳプロセス
にホトリソグラフィ工程及びイオン注入工程を追加する
ことなく、セルファラインでＬＤＤ構造を形成すること
ができる。したがって、簡便な工程でドレイン領域２８
近傍のチャネル９− １脩４における電界集中を抑制して、バイポーラアクシ
ョンやｖｔｈの変動を防止することによりトランジスタ
の不安定性を減少することができ、素子の微細化を達成
することができる。
実施例２
まず、Ｐ−型シリコン基板５１表面にフィールド酸化膜
５２を形成した後、フィールド酸化膜５２に囲まれた素
子領域上にダート酸化膜５３を介してダート電極５４を
形成する。次に、全面にＡｓドープト酸化膜５５を堆積
し、更に全面に窒化膜５６を堆積する（第４図（ａ）図
示）。次いで、ホトリソグラフィにより窒化膜５６を選
択的にエツチングし、ダート電極５４の両側方のうち一
方側に窒化膜パターン５６′を残存させる。つづいて、
酸素雰囲気中で熱処理を行ない、Ａｓドープト酸化膜５
５から基板５１中にＡｓ＋を拡散させる。この際、窒化
膜／４’ターン５６′の存在する箇所ではＡａはあまり
拡散しないが、窒化膜パターン５６′の存在しない箇所
ではＡｍは効率よく拡散する。この結果、Ｎ＋型ソース
領域５７１０− 及びＮ−型ドレイン領域５８が形成される（同図（ｂ）
図示）。次いで、前記窒化膜パターン５６′及びＡｓド
ープト酸化膜５５を順次エツチング除去した後、熱酸化
を行ない、ダート電極５４表面及び露出した基板５ノ弐
面を熱酸化膜５９に変換する。つづいて、°全面にＣＶ
Ｄ酸化ｇｔｉｅｏ＊堆積した後、コンタクトホール６１
．６１を開孔する。つづいて、全面にＡｔ−８＋膜を堆
積した後、Ａ？ターニングしてソース電極６２及びドレ
イン電極６３を形成し、ＭＯＳトランジスタを製造する
（同図（ｅ）図示）。
５２を形成した後、フィールド酸化膜５２に囲まれた素
子領域上にダート酸化膜５３を介してダート電極５４を
形成する。次に、全面にＡｓドープト酸化膜５５を堆積
し、更に全面に窒化膜５６を堆積する（第４図（ａ）図
示）。次いで、ホトリソグラフィにより窒化膜５６を選
択的にエツチングし、ダート電極５４の両側方のうち一
方側に窒化膜パターン５６′を残存させる。つづいて、
酸素雰囲気中で熱処理を行ない、Ａｓドープト酸化膜５
５から基板５１中にＡｓ＋を拡散させる。この際、窒化
膜／４’ターン５６′の存在する箇所ではＡａはあまり
拡散しないが、窒化膜パターン５６′の存在しない箇所
ではＡｍは効率よく拡散する。この結果、Ｎ＋型ソース
領域５７１０− 及びＮ−型ドレイン領域５８が形成される（同図（ｂ）
図示）。次いで、前記窒化膜パターン５６′及びＡｓド
ープト酸化膜５５を順次エツチング除去した後、熱酸化
を行ない、ダート電極５４表面及び露出した基板５ノ弐
面を熱酸化膜５９に変換する。つづいて、°全面にＣＶ
Ｄ酸化ｇｔｉｅｏ＊堆積した後、コンタクトホール６１
．６１を開孔する。つづいて、全面にＡｔ−８＋膜を堆
積した後、Ａ？ターニングしてソース電極６２及びドレ
イン電極６３を形成し、ＭＯＳトランジスタを製造する
（同図（ｅ）図示）。
しかして上述した方法によれば、通常のＭＯＳプロセス
に比べてホトリソグラフィ工程は１回増えるものの、イ
オン注入工程を省略した比較的簡便な工程によりセルフ
ァラインでＮ＋型ソース領域５７及びＮ−型ドレイン領
域５８を形成することができ、ドレイン領域５８近傍の
チャネル領域における電界集中を抑制してトランジスタ
の不安定性を減少することができる。しかも、通常のＬ
ＤＤ構造のＭＯＳ ）ランジスタと異なりソース領域５
７側には低濃度不純物領域が形成されないのでソース抵
抗を無視することができ、ソース側の増幅率の向上にと
って有利となる。
に比べてホトリソグラフィ工程は１回増えるものの、イ
オン注入工程を省略した比較的簡便な工程によりセルフ
ァラインでＮ＋型ソース領域５７及びＮ−型ドレイン領
域５８を形成することができ、ドレイン領域５８近傍の
チャネル領域における電界集中を抑制してトランジスタ
の不安定性を減少することができる。しかも、通常のＬ
ＤＤ構造のＭＯＳ ）ランジスタと異なりソース領域５
７側には低濃度不純物領域が形成されないのでソース抵
抗を無視することができ、ソース側の増幅率の向上にと
って有利となる。
以上詳述した如く本発明の半導体装置の製造方法によれ
ば、簡便な工程で少なくともドレイン領域のチャネル近
傍の部分が低濃度不純物領域で構成されたＭＯＳ半導体
装置を製造することができ、トランジスタの不安定性を
減少し、ひいては素子の微細化を達成し得る等顕著な効
果を奏するものである。
ば、簡便な工程で少なくともドレイン領域のチャネル近
傍の部分が低濃度不純物領域で構成されたＭＯＳ半導体
装置を製造することができ、トランジスタの不安定性を
減少し、ひいては素子の微細化を達成し得る等顕著な効
果を奏するものである。
の実施例１におけるＬＤＤ構造のＭＯＳ トランジスタ
の製造方法を示す断面図、第４図（、）〜（ｃ）は本発
明の実施例２におけるＭＯＳ ）ランジスタの製造方法
を示す断面図である。 ２１．５１・・・Ｐ−型シリコン基板、２２ 、５２・
・・フィールド酸化膜、２３．５３・・・ダート酸化膜
、２４．５４・・・ダート電極、２５．５５・・・Ａ８
ドーゾト酸化膜、２６．５６・・・窒化膜、２６′・・
・残存窒化膜、５６′・・・窒化膜・母ターン、２７・
・・ソース領域、２８・・・ドレイン領域、２７ ａ
、 ２８ａ・・・Ｎ−型不純物領域、２７ｂ 、２８ｂ
・・・Ｎ＋型不純物領域、２９ 、５９−・・熱酸化膜
、ｇ ｏ 、 ６０ ・−・ＣＶＤ酸化膜、３ノ、６ノ
・・・コンタクトホール、３２゜６２・・・ソース電極
、３３．６３・・・ドレイン電極、５７・・・Ｎ＋型ソ
ース領域、５８・・・Ｎ−型ドレイン領域。 出願人代理人 弁理士 鈴 江 武 彦１３− ２ づ ０
の製造方法を示す断面図、第４図（、）〜（ｃ）は本発
明の実施例２におけるＭＯＳ ）ランジスタの製造方法
を示す断面図である。 ２１．５１・・・Ｐ−型シリコン基板、２２ 、５２・
・・フィールド酸化膜、２３．５３・・・ダート酸化膜
、２４．５４・・・ダート電極、２５．５５・・・Ａ８
ドーゾト酸化膜、２６．５６・・・窒化膜、２６′・・
・残存窒化膜、５６′・・・窒化膜・母ターン、２７・
・・ソース領域、２８・・・ドレイン領域、２７ ａ
、 ２８ａ・・・Ｎ−型不純物領域、２７ｂ 、２８ｂ
・・・Ｎ＋型不純物領域、２９ 、５９−・・熱酸化膜
、ｇ ｏ 、 ６０ ・−・ＣＶＤ酸化膜、３ノ、６ノ
・・・コンタクトホール、３２゜６２・・・ソース電極
、３３．６３・・・ドレイン電極、５７・・・Ｎ＋型ソ
ース領域、５８・・・Ｎ−型ドレイン領域。 出願人代理人 弁理士 鈴 江 武 彦１３− ２ づ ０
Claims (4)
- （１）第１導電型の半導体基板の素子領域上にダート絶
縁膜を介してｆ−）電極を形成する工程と、全面に第２
導電型の不純物をドープした酸化膜を堆積する工程と、
該酸化膜上に部分的に窒化膜を残存させる工程と、酸素
雰囲気中で熱処理して前記酸化膜から基板中に不純物を
拡散させ、第２導電型のソース、ドレイン領域を形成す
る工程とを具備したことを特徴とする半導体装置の製造
方法。 - （２） ソノ９ツタ法により全面に第２導電型の不純物
をドープした酸化膜を堆積し、該酸化膜のダート電極側
壁の部分をエツチング除去した後、全面に窒化膜を堆積
し、異方性エツチングにより前記ゲート′電極側壁にお
いて、前記酸化膜上に窒化膜を残存させることを特徴と
する特許請求の範囲第１項記載の半導体装置の製造方法
。 - （３）全面に第２導電型の不純物をＰ−グした酸化膜を
堆積し、更に全面に窒化膜を堆積した後、ダート電極の
両側方のうちいずれか一方側の酸化膜上に窒化膜を残存
させることを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。 - （４）第２導電型の不純物をドープした酸化膜がＡｍド
ープト酸化膜であることを特徴とする特許請求の範囲第
１項乃至第３項いずれか記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182708A JPS6074681A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182708A JPS6074681A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074681A true JPS6074681A (ja) | 1985-04-26 |
Family
ID=16123040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182708A Pending JPS6074681A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074681A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0358430A (ja) * | 1989-07-27 | 1991-03-13 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5518945A (en) * | 1995-05-05 | 1996-05-21 | International Business Machines Corporation | Method of making a diffused lightly doped drain device with built in etch stop |
-
1983
- 1983-09-30 JP JP58182708A patent/JPS6074681A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0358430A (ja) * | 1989-07-27 | 1991-03-13 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5518945A (en) * | 1995-05-05 | 1996-05-21 | International Business Machines Corporation | Method of making a diffused lightly doped drain device with built in etch stop |
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