JPH04251962A - 半導体集積回路装置の設計方法 - Google Patents
半導体集積回路装置の設計方法Info
- Publication number
- JPH04251962A JPH04251962A JP3001024A JP102491A JPH04251962A JP H04251962 A JPH04251962 A JP H04251962A JP 3001024 A JP3001024 A JP 3001024A JP 102491 A JP102491 A JP 102491A JP H04251962 A JPH04251962 A JP H04251962A
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- JP
- Japan
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- block
- shape
- floor plan
- blocks
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- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】この発明は、スタンダ−ドセル方
式もしくはゲ−トアレイ方式を用いたビルディングブロ
ック方式の半導体集積回路装置の設計方法に関し、特に
機能ブロック内にセルが配置される前後にブロックの形
状あるいは配置位置が修正可能な設計方法に関する。
式もしくはゲ−トアレイ方式を用いたビルディングブロ
ック方式の半導体集積回路装置の設計方法に関し、特に
機能ブロック内にセルが配置される前後にブロックの形
状あるいは配置位置が修正可能な設計方法に関する。
【０００３】
【従来の技術】従来の半導体集積回路装置の設計方法に
おいては、フロアプラン、ブロック配置、ブロック間配
線と直線的に処理を進行していた。ブロックの配置位置
などの修正が生じた場合は、処理の始めに戻って同一処
理を行っていた。また、実現すべき機能をチップ（半導
体集積回路装置）上のどの領域に割り当てるかを決める
フロアプランの途中では、セル配置やセル間配線を考慮
したブロックの最終的形状が予測できなかった。このた
めフロアプランにおいて、セルを過剰に割り当ててしま
ったブロックと不足しているブロックが生じても、最終
的な配線が終わる以前ではチップ形状の予測ができなか
った。これにより、結局最後まで処理を実行してから、
再び始めに戻りフロアプランを変えてやり直さなければ
ならなかった。
おいては、フロアプラン、ブロック配置、ブロック間配
線と直線的に処理を進行していた。ブロックの配置位置
などの修正が生じた場合は、処理の始めに戻って同一処
理を行っていた。また、実現すべき機能をチップ（半導
体集積回路装置）上のどの領域に割り当てるかを決める
フロアプランの途中では、セル配置やセル間配線を考慮
したブロックの最終的形状が予測できなかった。このた
めフロアプランにおいて、セルを過剰に割り当ててしま
ったブロックと不足しているブロックが生じても、最終
的な配線が終わる以前ではチップ形状の予測ができなか
った。これにより、結局最後まで処理を実行してから、
再び始めに戻りフロアプランを変えてやり直さなければ
ならなかった。
【０００４】
【発明が解決しようとする課題】このように、従来の半
導体集積回路装置の設計方法では、修正が生じた場合は
最後まで処理を実行してから、再び始めに戻りフロアプ
ランを変えてやり直していた。このため、最終的なチッ
プ形状の予測を得るまでに時間がかかるという問題があ
った。
導体集積回路装置の設計方法では、修正が生じた場合は
最後まで処理を実行してから、再び始めに戻りフロアプ
ランを変えてやり直していた。このため、最終的なチッ
プ形状の予測を得るまでに時間がかかるという問題があ
った。
【０００５】この発明は、このような従来の事情に鑑み
てなされたものであり、その目的とするところは、セル
配置の前後でブロックを会話的に修正可能とすることに
より、最終的なチップ形状の予測を短時間で得ることが
できる半導体集積回路装置の設計方法を提供することに
ある。
てなされたものであり、その目的とするところは、セル
配置の前後でブロックを会話的に修正可能とすることに
より、最終的なチップ形状の予測を短時間で得ることが
できる半導体集積回路装置の設計方法を提供することに
ある。
【０００６】［発明の構成］
【０００７】
【課題を解決するための手段】上記目的を達成させるた
め、この発明は、スタンダ−ドセル方式もしくはゲ−ト
アレイ方式を用いたビルディングブロック方式によって
半導体集積回路装置を設計する際に、半導体集積回路装
置が有する各機能を実現するブロックのおおよその配置
位置及びこのブロック内に配置すべきセルを初期フロア
プランで決定し、この初期フロアプランに基づいてブロ
ックの面積及び形状を予測して表示し、表示されたブロ
ックの形状あるいは配置位置を会話的に修正可能とし、
さらに予測あるいは修正された前記ブロック内にセルを
配置して表示し、セル配置が終了して表示されたブロッ
クの形状あるいは配置位置を会話的に修正可能とするこ
とを特徴としている。
め、この発明は、スタンダ−ドセル方式もしくはゲ−ト
アレイ方式を用いたビルディングブロック方式によって
半導体集積回路装置を設計する際に、半導体集積回路装
置が有する各機能を実現するブロックのおおよその配置
位置及びこのブロック内に配置すべきセルを初期フロア
プランで決定し、この初期フロアプランに基づいてブロ
ックの面積及び形状を予測して表示し、表示されたブロ
ックの形状あるいは配置位置を会話的に修正可能とし、
さらに予測あるいは修正された前記ブロック内にセルを
配置して表示し、セル配置が終了して表示されたブロッ
クの形状あるいは配置位置を会話的に修正可能とするこ
とを特徴としている。
【０００８】
【作用】この発明は、フロアプランを二つのフェ−ズに
分ける。第一のフロアプランでは、全自動または一部人
手による指定により、全ての機能をチップ上のどの領域
で実現するかを決定する。これと同時に、各機能を実現
するブロックのおおまかな配置位置と、各ブロック内に
配置すべきセルを決定する。決定したこれらの情報に基
づいて、セルを配置するために必要とされるブロックの
面積及び形状を予測して表示する。ブロックの形状ある
いは配置位置の修正を行う場合には、表示されたフロア
プランの画面を見ながら会話的に行う。
分ける。第一のフロアプランでは、全自動または一部人
手による指定により、全ての機能をチップ上のどの領域
で実現するかを決定する。これと同時に、各機能を実現
するブロックのおおまかな配置位置と、各ブロック内に
配置すべきセルを決定する。決定したこれらの情報に基
づいて、セルを配置するために必要とされるブロックの
面積及び形状を予測して表示する。ブロックの形状ある
いは配置位置の修正を行う場合には、表示されたフロア
プランの画面を見ながら会話的に行う。
【０００９】第二のフロアプランでは、第一のフロアプ
ランで予想したブロックにセルを配置して表示する。配
置されたセルの過不足に応じて、ブロックの形状あるい
は配置位置の修正をフロアプランの画面を見ながら会話
的に行う。
ランで予想したブロックにセルを配置して表示する。配
置されたセルの過不足に応じて、ブロックの形状あるい
は配置位置の修正をフロアプランの画面を見ながら会話
的に行う。
【００１０】
【実施例】次に、この発明の実施例を図面を参照しなが
ら説明する。 第一実施例 図１は、この発明の半導体集積回路装置の設計方法に係
わる第一実施例の処理フローである。同図において、ス
テップ１１乃至ステップ１６が第一のフロアプランであ
り、ステップ１７及びステップ１１からの繰り返しが第
二のフロアプランである。第一のフロアプランにより、
ブロックの面積及び形状を予想して表示し、さらに修正
を行う。第二のフロアプランにより、予想して表示され
たブロックにセルを配置し、セルの配置状態に応じてさ
らにブロックの形状あるいは配置位置の修正を行う。
ら説明する。 第一実施例 図１は、この発明の半導体集積回路装置の設計方法に係
わる第一実施例の処理フローである。同図において、ス
テップ１１乃至ステップ１６が第一のフロアプランであ
り、ステップ１７及びステップ１１からの繰り返しが第
二のフロアプランである。第一のフロアプランにより、
ブロックの面積及び形状を予想して表示し、さらに修正
を行う。第二のフロアプランにより、予想して表示され
たブロックにセルを配置し、セルの配置状態に応じてさ
らにブロックの形状あるいは配置位置の修正を行う。
【００１１】まず、自動またはユーザにより、チップ上
にブロックが作成される（ステップ１１）。次に、実現
すべき機能をブロックのどこにレイアウトするかの指定
をユ−ザから受付ける。すなわち、第一のインタラクテ
ィブフロアプランを行う（ステップ１２）。なお、どこ
にレイアウトするかの全指定を自動で行うこともできる
。この後、ユ−ザから指定を受けなかった機能をどのブ
ロックに実現するかの割当と、このブロックに配置すべ
きセルを自動で決定する。いわゆる、第一のフロアプラ
ン自動決定を行う（ステップ１３）。以上で、初期フロ
アプランが終了する。
にブロックが作成される（ステップ１１）。次に、実現
すべき機能をブロックのどこにレイアウトするかの指定
をユ−ザから受付ける。すなわち、第一のインタラクテ
ィブフロアプランを行う（ステップ１２）。なお、どこ
にレイアウトするかの全指定を自動で行うこともできる
。この後、ユ−ザから指定を受けなかった機能をどのブ
ロックに実現するかの割当と、このブロックに配置すべ
きセルを自動で決定する。いわゆる、第一のフロアプラ
ン自動決定を行う（ステップ１３）。以上で、初期フロ
アプランが終了する。
【００１２】この初期フロアプランの結果を基に、各ブ
ロックの面積及び形状を予測する（ステップ１４）。そ
して、予めユ−ザによって定義されたフロアプラン上の
ブロックの重心に、予測したブロックの重心を重ねてフ
ロアプランを表示する（ステップ１５）。この段階でス
テップ１６におけるブロックの修正のみでは所望の結果
が得られる見込みがなく、ブロック数の変更や実現すべ
きブロックの変更が必要と設計者が判断した場合は、ス
テップ１１またはステップ１２に戻り、第一のインタラ
クティブフロアプランを行う。表示されたブロックの形
状あるいは配置位置の修正で、所望の結果が得られそう
だと判断した場合は、会話的に修正を行う（ステップ１
６）。ステップ１６における修正によっても所望の結果
が得られなかった場合は、ステップ１１またはステップ
１２に戻る。以上で、第一のフロアプランが終了する。
ロックの面積及び形状を予測する（ステップ１４）。そ
して、予めユ−ザによって定義されたフロアプラン上の
ブロックの重心に、予測したブロックの重心を重ねてフ
ロアプランを表示する（ステップ１５）。この段階でス
テップ１６におけるブロックの修正のみでは所望の結果
が得られる見込みがなく、ブロック数の変更や実現すべ
きブロックの変更が必要と設計者が判断した場合は、ス
テップ１１またはステップ１２に戻り、第一のインタラ
クティブフロアプランを行う。表示されたブロックの形
状あるいは配置位置の修正で、所望の結果が得られそう
だと判断した場合は、会話的に修正を行う（ステップ１
６）。ステップ１６における修正によっても所望の結果
が得られなかった場合は、ステップ１１またはステップ
１２に戻る。以上で、第一のフロアプランが終了する。
【００１３】所望の結果が得られた場合は、各ブロック
内のセル配置を行う（ステップ１７）。セル配置が終わ
ったブロックをフロアプランへ読み込んで表示する。こ
の表示においてセルの過不足などがあり、ブロックの修
正が必要な場合は、ステップ１１、１２あるいはステッ
プ１６に戻り、会話的に修正を行う。これにより、第二
のフロアプランを行うことができる。ステップ１７にお
けるブロック内のセル配置の後、全ブロックを統合して
チップ全体の配線を行う（ステップ１８及びステップ１
９）。
内のセル配置を行う（ステップ１７）。セル配置が終わ
ったブロックをフロアプランへ読み込んで表示する。こ
の表示においてセルの過不足などがあり、ブロックの修
正が必要な場合は、ステップ１１、１２あるいはステッ
プ１６に戻り、会話的に修正を行う。これにより、第二
のフロアプランを行うことができる。ステップ１７にお
けるブロック内のセル配置の後、全ブロックを統合して
チップ全体の配線を行う（ステップ１８及びステップ１
９）。
【００１４】第二実施例
図２に、この発明の第二実施例の処理フローを示す。第
二実施例では、第一実施例におけるブロック内のセル配
置の後、ブロック内配線を行う、いわゆる分割配置・分
割配線を行う。図２において、第一のフロアプランとな
るステップ１１乃至ステップ１６は、第一実施例と同様
な処理である。
二実施例では、第一実施例におけるブロック内のセル配
置の後、ブロック内配線を行う、いわゆる分割配置・分
割配線を行う。図２において、第一のフロアプランとな
るステップ１１乃至ステップ１６は、第一実施例と同様
な処理である。
【００１５】ステップ１６でのブロック修正の後、一部
のブロック内のセル配置・セル間配線を行う（ステップ
２１及びステップ２２）。この結果をフロアプランに読
み込み、ブロック構成上問題がある場合は、ステップ１
６に戻ってこのブロックまたはその他のブロックの形状
あるいは配置位置の修正を行う。修正を行った場合は、
修正したブロック内のセル配置からやり直す。従ってス
テップ２１及びステップ２２で行う処理は、特にブロッ
ク全体の構成に大きな影響を与えるブロックを優先した
方が効果が大きい。ステップ１６乃至ステップ２２の繰
り返しにより、第二のフロアプランを行うことができる
。全てのブロック内のセル配置・セル間配線が終わった
後、全ブロックの統合及びブロック間配線を行う（ステ
ップ２３及びステップ２４）。
のブロック内のセル配置・セル間配線を行う（ステップ
２１及びステップ２２）。この結果をフロアプランに読
み込み、ブロック構成上問題がある場合は、ステップ１
６に戻ってこのブロックまたはその他のブロックの形状
あるいは配置位置の修正を行う。修正を行った場合は、
修正したブロック内のセル配置からやり直す。従ってス
テップ２１及びステップ２２で行う処理は、特にブロッ
ク全体の構成に大きな影響を与えるブロックを優先した
方が効果が大きい。ステップ１６乃至ステップ２２の繰
り返しにより、第二のフロアプランを行うことができる
。全てのブロック内のセル配置・セル間配線が終わった
後、全ブロックの統合及びブロック間配線を行う（ステ
ップ２３及びステップ２４）。
【００１６】第三実施例
図３に、この発明の第三実施例の処理フローを示す。同
図において、第一のフロアプランとなるステップ１１乃
至ステップ１５は、第一及び第二実施例と同様な処理で
ある。第三実施例では、第一及び第二実施例におけるス
テップ１６に代わり、ステップ３１が備えられている。 すなわち、第一及び第二実施例で行ったブロックの形状
・配置位置の修正に加え、ブロック内で実現すべき機能
の変更も行うことができる。実現すべき機能が変更にな
るとチップの最終面積・形状も変わる。第三実施例では
、これに対応して新しい機能を実現したときのブロック
の面積・形状を予測して表示する（ステップ３１）。 これにより、第一のフロアプランに戻る必要がない。所
望のフロアプランができるまで第二のフロアプランのみ
で修正し、所望のフロアプランが得られた後、ブロック
内のセル配置からチップ全体の配線へと進む（ステップ
１７乃至ステップ１９）。
図において、第一のフロアプランとなるステップ１１乃
至ステップ１５は、第一及び第二実施例と同様な処理で
ある。第三実施例では、第一及び第二実施例におけるス
テップ１６に代わり、ステップ３１が備えられている。 すなわち、第一及び第二実施例で行ったブロックの形状
・配置位置の修正に加え、ブロック内で実現すべき機能
の変更も行うことができる。実現すべき機能が変更にな
るとチップの最終面積・形状も変わる。第三実施例では
、これに対応して新しい機能を実現したときのブロック
の面積・形状を予測して表示する（ステップ３１）。 これにより、第一のフロアプランに戻る必要がない。所
望のフロアプランができるまで第二のフロアプランのみ
で修正し、所望のフロアプランが得られた後、ブロック
内のセル配置からチップ全体の配線へと進む（ステップ
１７乃至ステップ１９）。
【００１７】
【発明の効果】以上のように、この発明の半導体集積回
路装置の設計方法によれば、ブロック内セル配置の前後
に、会話的にブロックの形状あるいは配置位置を修正す
ることができる。これにより、所望するチップ形状を短
時間で予測し、かつフロアプランの最終的な結果と所望
するチップ形状との差を少なくすることができる。
路装置の設計方法によれば、ブロック内セル配置の前後
に、会話的にブロックの形状あるいは配置位置を修正す
ることができる。これにより、所望するチップ形状を短
時間で予測し、かつフロアプランの最終的な結果と所望
するチップ形状との差を少なくすることができる。
【図１】この発明の第一実施例の処理フロ−である。
【図２】この発明の第二実施例の処理フロ−である。
【図３】この発明の第三実施例の処理フロ−である。
Claims (1)
- 【請求項１】 スタンダ−ドセル方式もしくはゲ−ト
アレイ方式を用いたビルディングブロック方式によって
半導体集積回路装置を設計する際に、半導体集積回路装
置が有する各機能を実現するブロックのおおよその配置
位置及びこのブロック内に配置すべきセルを初期フロア
プランで決定し、この初期フロアプランに基づいてブロ
ックの面積及び形状を予測して表示し、表示されたブロ
ックの形状あるいは配置位置を会話的に修正可能である
ことを特徴とする半導体集積回路装置の設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001024A JPH04251962A (ja) | 1991-01-09 | 1991-01-09 | 半導体集積回路装置の設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001024A JPH04251962A (ja) | 1991-01-09 | 1991-01-09 | 半導体集積回路装置の設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04251962A true JPH04251962A (ja) | 1992-09-08 |
Family
ID=11490000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3001024A Pending JPH04251962A (ja) | 1991-01-09 | 1991-01-09 | 半導体集積回路装置の設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04251962A (ja) |
-
1991
- 1991-01-09 JP JP3001024A patent/JPH04251962A/ja active Pending
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