JPH04253032A - 液晶表示装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は液晶表示装置の製造方法
に関し、特に液晶表示装置を構成するスイッチング素子
の第１層目の構成部またはこの構成部と一体となる行ラ
インまたは列ラインの一方の段差を良好に形成するもの
であり、またスイッチング素子の欠陥を減少し液晶表示
装置の歩留りを向上する液晶表示装置の製造方法に関す
るものである。

【０００２】

【従来の技術】一般に液晶ディスプレイには、セグメン
ト表示とマトリックス表示の２種類があり、ここではマ
トリックス表示に関して述べてゆく。特にテレビ等の精
細な画像を表示する場合は、高い解像度の映像が求めら
れ、スイッチング素子をマトリックス状に配列したアレ
イを用いて、液晶を直接スイッチ駆動するアクティブ・
マトリックス表示が注目されるようになって来た。この
アクティブ・マトリックス表示は、ＭＯＳトランジスタ
アレイで駆動する方法、薄膜トランジスタアレイで駆動
する方法、バリスタ素子やＭＩＭ（ｍｅｔａｌ　ｉｎｓ
ｕｌａｔｏｒ　ｍｅｔａｌ）素子を用いて駆動する方法
に大別できる。以上の事柄は、例えば株式会社工業調査
会が発行した「液晶の最新技術」や日経ＢＰ社が発行し
た「フラットパネル・ディスプレイ１９９１」等に詳し
く述べられている。

【０００３】これらの液晶ディスプレイは、画素数の向
上、歩留りの向上およびコストの低下等の色々な問題点
を解決し、飛躍的に改善してゆく必要がある。特に画素
数の向上を行うには、素子を微細化し、また素子を構成
する導電部や活性領域の断線、ショートの防止および特
性改善等を至急に対策してゆく必要がある。以下にこれ
らの問題点を具体的に説明するために、特開昭６２−２
７６５２６号公報、ここではＴＦＴを利用したアクティ
ブ・マトリックス液晶表示装置で説明されている、を活
用しながら説明してゆく。

【０００４】先ず図１４において、図番（１０）はガラ
ス等の透明な絶縁基板である。この絶縁基板（１０）上
面に、ＩＴＯより成る透明導電膜（１１）およびＣｒ，
Ｎｉ，Ｍｏ等より成る金属膜（１２）を形成し、この積
層された各膜（１１），（１２）をフォトリソグラフィ
によりエッチングし、画素電極部（１３）をマトリック
ス状に形成する。またこの画素電極（１３）に対応する
ゲート電極（１４）およびゲートライン（１５）を形成
する。

【０００５】ここでは、レジスト塗布、露光、現像処理
により金属膜（１２）上にレジストパターンを形成し、
露出した金属膜（１２）および下層の透明電極（１１）
をエッチングし、ゲート電極（１４）、ゲートライン（
１５）および画素電極部（１３）を形成している。続い
て、図１５の如く、金属膜（１２）を覆うように、ゲー
ト絶縁膜（１６）および２層のアモルファスシリコン層
（１７），（１８）をプラズマ・ＣＶＤ法で連続して積
層形成する。ここでゲート絶縁膜（１６）はシリコン窒
化膜であり、アモルファスシリコン層は、活性アモルフ
ァスシリコン層（１７）とイオンをドープしたアモルフ
ァスシリコン層（１８）より成る。そして積層されたゲ
ート絶縁膜（１６）および２層のアモルファスシリコン
層（１７），（１８）をフォトリソグラフィにより処理
し、ここではゲート電極（１４）およびゲートライン（
１５）を覆う部分のみにゲート絶縁膜（１６）および２
層のアモルファスシリコン層（１７），（１８）が残る
ように処理する。

【０００６】次に図１６の如く、アモルファスシリコン
層（１７），（１８）を覆うようにアルミニウムを蒸着
し、フォトリソグラフィによりレジスト膜（１９）を形
成し、アルミニウムより成る金属膜（２０）をエッチン
グして、ドレイン電極（２１）、ドレインライン（２２
）およびソース電極（２３）を形成する。更に図１７に
示すように、レジスト膜（１９）を残した状態で、表面
に露出しているイオンをドープしたアモルファスシリコ
ン層（１８）および画素電極部（１３）の金属膜（１２
）を、エッチングで除去する。

【０００７】最後に、レジスト膜（１９）を取除くと図
１８の如く、絶縁基板（１０）の上面に透明な画素電極
（２４）が形成され、この画素電極（２４）に対応して
ＴＦＴが電気的に接続された状態に形成される。

【０００８】

【発明が解決しようとする課題】前述した製造方法では
、次の様な問題が発生する。先ず第１に、ゲート電極（
１４）およびゲートライン（１５）を形成する際、レジ
ストの形成部はエッチングされず、レジストの非形成部
がエッチングされるため、図１４の如く、ゲート電極（
１４）およびゲートライン（１５）は段差を生じる。 特に異方性ドライエッチングを行うと、側辺の段差部は
ほぼ直角に形成される。従って図１５乃至図１８に示す
ように、この上にゲート絶縁膜（１６）、アモルファス
シリコン層（１７），（１８）およびドレイン電極（２
１）やドレインライン（２２）を積層してゆくと、側辺
の段差がほぼ直角であるために、ステップ・カバレージ
が悪化し、ドレインライン（２２）等の断線やショート
を生じる問題がある。

【０００９】また前述したように、レジストを表面に覆
ってエッチングする通常のエッチングであるため、図１
４のゲート電極（１４）やゲートライン（１５）のエッ
チングでは、ガラス基板（１０）をエッチングする可能
性があり、ガラス基板（１０）に欠陥等を誘発させる可
能性があり、スイッチング素子の特性劣化をまねく。ま
たエッチングの際、ゲート電極（１４）やゲートライン
（１５）上にはレジスト膜が形成されており、このレジ
スト膜がゲート絶縁膜（１６）を形成する際に、ゲート
電極（１４）やゲートライン（１５）上のゴミとして存
在する可能性がある。しかもエッチングをしようとする
目的物の下層もエッチングされる可能性があるため、ス
イッチング素子の特性劣化等を生じる問題がある。

【００１０】更には図１４乃至図１８の一連の製造工程
に於て、エッチングの対象物の被着、レジストの全面被
着、レジストのパターンエッチングおよびパターン化さ
れたレジストを介しての前記対象物のエッチングが繰り
返して行われるために、工程数が増大し、特性の劣化や
歩留りの低下を生じる問題がある。

【００１１】

【課題を解決するための手段】本発明は前述の課題に鑑
みてなされ、少なくとも透明な絶縁性基板（３１）上に
形成されるスイッチング素子（４５）の第１層目の導電
部（３４），（３５）をリフトオフ法により形成するこ
とで解決するものである。

【００１２】

【作用】先ずリフトオフ法について説明すれば、構成物
を形成しようとする領域以外にレジストを形成し、所望
のレジストパターンを形成する。続いて構成物の一つで
ある導電膜を全面に形成し、レジストを除去する。その
結果、除去されたレジスト間に導電膜が形成される。

【００１３】この方法によって生じる第１の作用は、レ
ジストの除去のみで、導電膜のエッチングをしなくても
導電膜のパターン化が実現できる点である。従ってゲー
ト（３４）およびゲートライン（３５）の形成工程に於
て、ゲート材料のエッチングを不要とし、工程数を削減
できる効果を有する。ここでは、ゲート（３４）やゲー
トライン（３５）にリフトオフを適用しているが、ゲー
ト形成工程以降でも実施できるため、更に工程数を削減
できる。従って工程数の削減により、ゴミの付着低減、
欠陥の低減および歩留りの低下を防止できる。

【００１４】第２の作用は、構成物の一つである例えば
導電膜の側辺部の段差をなだらかに形成できることにあ
る。前述した様に、レジスト間に導電膜を被着するため
、スパッタリング、蒸着等の方法では、レジストにより
被着原子または分子の回り込みが少ないために、導電膜
の側辺部は、なだらかな形成が可能となる。従ってステ
ップ・カバレージの悪化を防止し、ドレインライン等の
断線やショートを防止できる効果を有する。

【００１５】

【実施例】以下本発明について説明する。前述の説明か
らも明らかな如く、本発明は、透明の絶縁性基板上にマ
トリックス状に形成されるスイッチング素子やこのスイ
ッチング素子と電気的に接続される行ラインまたは列ラ
インが複数の層に分けて形成される液晶装置、例えばＴ
ＦＴを用いたもの、ＴＦＤを用いたもの等において、優
れた効果を有する。

【００１６】リフトオフ法は、構成物、例えばゲートや
ゲートライン（ＴＦＤではカソード電極またはアノード
電極、カソード電極またはアノード電極に接続される行
ラインまたは列ラインに対応する）の形成は、パターニ
ングされたレジスト間に、このゲートまたはゲートライ
ンの導電材料を形成し、このレジストをエッチングして
、前記レジスト間の導電材料のみを残して形成される。 この時、レジストは約２〜６μｍと厚く形成され、前記
導電材料は、約２０００Åとこのレジストと比べたら薄
く形成される。従って、導電材料を、例えばスパッタリ
ングや蒸着で形成すると、前記レジストの存在により、
ゲートやゲートラインの側辺部には、導電材料が到達し
にくくなり、結局ゲートやゲートラインをなだらかに形
成することができる。

【００１７】この結果、このゲートまたはゲートライン
上に絶縁膜を介して形成されるソース電極、ドレイン電
極、およびドレインラインのステップ・カバレージが良
好となり、これらの断線またはショートを防止できる。 またレジスト塗布、レジストのパターニング、前記導電
材料の被着、レジストの剥離の４工程で、前記ゲートま
たはゲートラインの形成が可能であるため、１工程減少
できるために歩留りの向上が望める。

【００１８】しかも、リフトオフ法は、ゲートまたはゲ
ートラインを形成するためのエッチング液やエッチング
ガスを使用しないため、ゲート周囲またはゲートライン
周囲の絶縁性基板をエッチングすることがない。従って
更なる歩留りの向上が望める。以上、全般的にリフトオ
フを活用した際の効能に付いて述べてきたが、具体的に
、ＴＦＴを使った液晶装置の一実施例を図１から図９を
参照しながら説明してゆく。

【００１９】まず、光を透過する絶縁性基板（３１）を
用意し、洗浄を行う。次にホトレジスト（３２）を塗布
し、ゲート、ゲートライン、およびストレージ電極に対
応するレジストを除去して、パターニングし、全面にゲ
ート材料（３３）を全面に被着する。ここでは、ゲート
材料としてアルミニウムおよびチタンまたはアルミニウ
ムおよび銅を使いスパッタリング法で形成する。ここま
でを図１に示した。以下図面は、波線で左右を分断して
おり、左側がトランジスタを示し、右側がドレイン端子
を示している。

【００２０】続いて、前記レジストの剥離を行う。図２
に示すようにレジストは全て除去され、同時にレジスト
（３２）間に形成されたゲート（３４）、ゲートライン
（３５）およびストレージ電極（３６）が形成される。 図１１は、セルの拡大平面図であり、ゲート（３４）お
よびゲートライン（３５）が上下に一点破線で示されて
いる。またストレージ電極（３６）が一点破線でフィッ
シュボーンの様に上下に形成されている。以上の工程は
本発明の第１の特徴となる工程であり、いわゆるリフト
オフ法にて形成されるために、ゲート（３４）、ゲート
ライン（３５）およびストレージ電極（３６）のステッ
プはなだらかに形成される。つまり図１のように、レジ
スト（３２）がゲート材料の形成の際に、壁となり、レ
ジストと隣接した領域にゲート材料が回り込みにくくな
るためである。

【００２１】続いて、図１２の端子部、ここではゲート
端子（３７）およびドレイン端子（３８）を覆うリング
状のマスク、例えばメタルマスク（３９）を形成し、絶
縁膜（４０）例えばシリコンチッカ膜、アモルファスシ
リコン膜（４１）、高濃度のＮ型のアモルファスシリコ
ン膜（４２）を形成する。またこの上にクロム膜（４３
）が形成されるが連続で形成されてもよいし、スパッタ
リングで形成されてもよい。

【００２２】本工程でメタルマスク（３９）を用いてい
る理由は、ドレインライン（４４）とドレイン端子（３
８）、ゲートライン（３５）とゲート端子（３７）を接
続する際に、コンタクト孔を形成しないためである。ま
たＣＶＤ等で約３００度まで上昇するためである。もし
メタル以外でもこの高温度に耐え得る材料があれば、こ
れをマスクとしてもよい。従来、液晶装置は、図１３の
ように形成されている。中央のマトリックス状に形成さ
れている小さな四角形は、ＴＦＴおよびこのＴＦＴ周囲
に形成される表示電極、ゲートライン（１００）、ドレ
インライン（１０１）、補助容量および補助容量ライン
（１０２）を一組としたものであり、左右にはドレイン
ライン（１０１）が伸び、ドレイン端子（１０３）に接
続され、この間には、救済ライン（１０４）が横切って
形成されている。一方、上下にはゲートライン（１００
）及び補助容量ライン（１０２）が伸び、ゲートライン
（１００）はゲート端子（１０５）と接続され、補助容
量ライン（１０２）は、ゲートライン（１００）を横切
るように接続ライン（１０６）で並行に接続されている
。このドレインライン（１０１）と救済ライン（１０４
）、接続ライン（１０６）とゲートライン（１００）は
クロスするために、同層では形成できずクロスオーバー
されている。従って一本のゲートラインに対して、上と
下に２つのコンタクトホールが形成される。また一本の
ドレインライン（１０１）に対して、左右に２対のコン
タクトホールが形成される。このコンタクトホールは、
画素数の増大および微細化に伴い、歩留りの低下を招く
。つまりコンタクトホールの数が非常に多く、しかも非
常に小さいために、コンタクトホールの形成不良、コン
タクト不良および工程数増加に伴う不良を招く。どのよ
うにコンタクトするかは、以下の工程の説明にて説明さ
れるので、ここでは省略する。

【００２３】続いて、前記メタルマスク（３９）を除去
し、図１１のゲート（３４）上に長方形の実線で示され
ている形状を達成するために、フォトレジストの塗布、
露光、現像を行い、ＴＦＴ（４５）のゲートに対応する
領域のみを残し、前記クロム膜（４３）、アモルファス
シリコン（４２），（４１）をケミカルエッチングする
。またここでは、ゲートライン（３５）とドレインライ
ン（４４）の交差部（４６）も実線のようにエッチング
する。続いて前記レジストを除去する。以上は、図４を
参照。

【００２４】続いて図５の如く、透明電極材料、ここで
はＩＴＯ（４７）を全面に形成する。更に、図６のよう
に、ドレイン電極（４８）、ドレインライン（４４）、
ソース電極（４９）、表示電極（５０）およびドレイン
端子（３８）、ゲート端子（３７）に対応する領域上に
レジスト（５１）が残るようにパターニングする。前記
ＩＴＯ（４７）をエッチングした後、前記レジスト（５
１）を使い、ＴＦＴ（４５）のチャンネルに対応する前
記クロム膜（４３）およびアモルファスシリコン膜（４
２）をエッチングし、前記レジスト（５１）を剥離する
。この結果、図７のような形状が達成される。図１１に
於て、ＩＴＯ（４７）は、破線で示した図番（５２）が
相当し、ドレインライン（４４）、このドレインライン
（４４）と一体となって形成されるドレイン電極領域、
表示電極（５０）、この表示電極と一体となって形成さ
れるソース電極領域およびドレインライン（４４）と一
体となって形成されるドレイン端子領域が連続して形成
される。

【００２５】ここで図１２に示すように、救済ライン（
５３）は説明を省略したが図１の工程において、ゲート
と同一材料で構成され、第１層に形成される。しかも図
３のようにメタルマスク（３９）で絶縁膜（４０）が形
成されないので、従来例とは異なりコンタクトホールを
形成せずに電気的にドレインラインとドレイン端子を接
続できる。図９から端子部は、ＩＴＯとクロムの２層構
造であるが、クロムを省略しても良いし、ＩＴＯを端子
部まで延在させず、ＩＴＯとコンタクトしているクロム
のみを端子部に延在させても良い。また補助容量ライン
（５４）も図１の工程で第１層目に形成され、しかも図
３のようにメタルマスクで覆われているので、ゲートラ
インの端子部表面は絶縁膜（４０）で覆われず露出して
いる。従って図５及び図６の工程により、コンタクトホ
ールを形成せずにゲート端子（３７）とゲートライン（
３５）を電気的に接続できる。この構造を図１０に示す
。ここではゲートライン、ＩＴＯ、Ｎｉの３層構造であ
るが、ゲートラインのみを端子部へ延在させても良いし
、図１０においてＮｉを省略しても良い。

【００２６】更に、図８のように、画素電極となる領域
のみをレジスト（５５）で形成し、全面にニッケル（５
６）を形成する。ここでニッケルは、無電解メッキで形
成され、ドレイン電極（４８）、ドレインライン（４４
）、ソース電極（４９）およびドレイン端子（３８）上
に形成され、これらの抵抗の低下のために成される。 ここではＩＴＯ上には、無電解メッキでニッケルが形成
できるため、いわゆるセルフアラインの機能を有して形
成できる。ドレイン電極（４８）、ドレインライン（４
４）、ソース電極（４９）が下層のＩＴＯとずれること
なく形成できる。

【００２７】最後に、前記レジスト（５５）を剥離し、
図９には示されていないがオーバーコートがほどこされ
、対向電極が形成される対向基板と本基板（３１）が貼
り合わされ、中に液晶が注入されて完成される。

【００２８】

【発明の効果】以上の説明からも明らかなように、液晶
装置を構成するスイッチング素子の第１層目の導電部、
例えばゲートまたはゲートラインがリフトオフ法にて形
成されるために、この上層に形成される第２層目の導電
部、ここではソース電極、ドレイン電極、行ラインまた
は列ライン（ここではドレインライン）のステップ・カ
バレージが良好となり、断線やショートを防止でき、歩
留りの向上を達成できる。

【００２９】またリフトオフ法のため工程数を減少でき
、更に歩留りの向上を達成できる。本工程では、ゲート
およびゲートラインの形成工程にて実施したかＩＴＯの
形成工程、また図８のソース電極、ドレイン電極および
端子との接続工程にも実施可能である。

【図面の簡単な説明】

【図１】本発明にかかわる液晶表示装置の断面図である
。

【図２】本発明にかかわる液晶表示装置の断面図である
。

【図３】本発明にかかわる液晶表示装置の断面図である
。

【図４】本発明にかかわる液晶表示装置の断面図である
。

【図５】本発明にかかわる液晶表示装置の断面図である
。

【図６】本発明にかかわる液晶表示装置の断面図である
。

【図７】本発明にかかわる液晶表示装置の断面図である
。

【図８】本発明にかかわる液晶表示装置の断面図である
。

【図９】本発明にかかわる液晶表示装置の断面図である
。

【図１０】本発明にかかわる液晶表示装置の断面図であ
る。

【図１１】本発明にかかわる液晶表示装置の平面図であ
る。

【図１２】本発明にかかわる液晶表示装置の概略平面図
である。

【図１３】従来の液晶表示装置の概略平面図である。

【図１４】従来の液晶表示装置の断面図である。

【図１５】従来の液晶表示装置の断面図である。

【図１６】従来の液晶表示装置の断面図である。

【図１７】従来の液晶表示装置の断面図である。

【図１８】従来の液晶表示装置の断面図である。

Claims (7)

【特許請求の範囲】
1. 【請求項１】　　透明な絶縁性基板上にスイッチング素
   子をマトリックス状に形成する液晶表示装置の製造方法
   であって、少なくとも前記絶縁性基板上に形成される前
   記スイッチング素子の第１層目の導電部は、リフトオフ
   法により形成される事を特徴とした液晶表示装置の製造
   方法。
2. 【請求項２】　　前記第１層目の導電部は、ＴＦＴ（ｔ
   ｈｉｎ　ｆｉｌｍ　ｔｒａｎｓｉｓｔｏｒ）のゲートま
   たは補助容量の下層電極である請求項１記載の液晶表示
   装置の製造方法。
3. 【請求項３】　　前記第１層目の導電部は、ＴＦＤ（ｔ
   ｈｉｎ　ｆｉｌｍ　ｄｉｏｄｅ）の下層電極である請求
   項１記載の液晶表示装置の製造方法。
4. 【請求項４】　　透明な絶縁性基板を用意する工程と、
   前記絶縁性基板に形成予定のＴＦＴのゲート領域を除い
   てフォトレジストを被着する工程と、この絶縁性基板全
   面に前記ＴＦＴのゲート材料を被着する工程と、前記フ
   ォトレジストを剥離し、前記絶縁性基板上に前記ＴＦＴ
   のゲートを形成する工程とを少なくとも有する事を特徴
   とした液晶表示装置の製造方法。
5. 【請求項５】　　前記ＴＦＴのゲート領域を除いてフォ
   トレジストを形成する工程に於て、ゲートと一体に構成
   されているゲートライン領域をも除いてフォトレジスト
   を形成する請求項４記載の液晶表示装置の製造方法。
6. 【請求項６】　　前記ＴＦＴのゲート材料は、スパッタ
   リングにより被着される請求項５記載の液晶表示装置の
   製造方法。
7. 【請求項７】　　透明な絶縁性基板を用意する工程と、
   この絶縁性基板にフォトレジストを塗布し、この絶縁性
   基板に形成予定のＴＦＴの少なくともゲート領域に対応
   するフォトレジストを除去する工程と、この絶縁性基板
   全面に前記ＴＦＴのゲート材料を被着する工程と、前記
   フォトレジストを剥離し、前記絶縁性基板上に前記ＴＦ
   Ｔのゲートを形成する工程と、前記絶縁性基板上に、絶
   縁層、半導体材料より成る活性層および半導体材料より
   成るコンタクト層を順次積層する工程と、前記ゲート領
   域に対応する前記コンタクト層および活性層が形成され
   るようにエッチングする工程と、前記ゲート領域近傍に
   形成予定の画素電極に対応する領域に透明電極を形成す
   る工程と、前記ＴＦＴのチャンネル領域と対応する前記
   コンタクト層を除去し、このＴＦＴのソース電極および
   ドレイン電極とを形成する工程とを有することを特徴と
   した液晶表示装置の製造方法。