JPH04253365A - ウェーハ集積回路 - Google Patents
ウェーハ集積回路Info
- Publication number
- JPH04253365A JPH04253365A JP931391A JP931391A JPH04253365A JP H04253365 A JPH04253365 A JP H04253365A JP 931391 A JP931391 A JP 931391A JP 931391 A JP931391 A JP 931391A JP H04253365 A JPH04253365 A JP H04253365A
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- JP
- Japan
- Prior art keywords
- semiconductor chips
- wafer
- network
- integrated circuit
- wiring
- Prior art date
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はウェーハ集積回路に係り
、特に一枚のウェーハ上に形成される複数個の半導体集
積回路ブロック（半導体チップ）を切り離さず、全部又
は特定の半導体チップを接続して大規模集積回路を構成
するウェーハ集積回路に関する。
、特に一枚のウェーハ上に形成される複数個の半導体集
積回路ブロック（半導体チップ）を切り離さず、全部又
は特定の半導体チップを接続して大規模集積回路を構成
するウェーハ集積回路に関する。
【０００２】論理集積回路の外部で信号が遅延する現象
（オフブロックディレイ）を無くすこと、ウェーハスク
ライブ工程や組立て工程を省略してコストダウンを図る
こと、スクライビング領域を有効パターン領域として使
用することなどを目的として、一枚のウェーハ上に複数
個の半導体チップからなる大規模集積回路を形成するウ
ェーハ集積回路技術が種々検討されている。
（オフブロックディレイ）を無くすこと、ウェーハスク
ライブ工程や組立て工程を省略してコストダウンを図る
こと、スクライビング領域を有効パターン領域として使
用することなどを目的として、一枚のウェーハ上に複数
個の半導体チップからなる大規模集積回路を形成するウ
ェーハ集積回路技術が種々検討されている。
【０００３】かかる目的に基づいて形成されたウェーハ
集積回路では、歩留り改善を目的として予備のブロック
も含めて冗長に一枚のウェーハ上に複数個の半導体チッ
プが搭載されているが、これらすべての半導体チップが
正常に動作する可能性は極めて低く、不良品の半導体チ
ップが存在してもシステム全体を正常に動作させるよう
な欠陥救済技術を導入することによってウェーハ集積回
路システムを構成しなければならない。
集積回路では、歩留り改善を目的として予備のブロック
も含めて冗長に一枚のウェーハ上に複数個の半導体チッ
プが搭載されているが、これらすべての半導体チップが
正常に動作する可能性は極めて低く、不良品の半導体チ
ップが存在してもシステム全体を正常に動作させるよう
な欠陥救済技術を導入することによってウェーハ集積回
路システムを構成しなければならない。
【０００４】そこで、近年、要素回路であるダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）コアに、
ネットワーク形成用付加回路（以下、ネットワーク回路
と呼ぶ）を付加することによって、ウェーハ上にネット
ワークを構成したウェーハスケールメモリが開発されて
いる。これはＤＲＡＭ本来のプロセス工程だけで製造で
きるために、他の欠陥迂回方法（例えば、レーザ光によ
る配線の接続や断線、あるいはフローティングゲートに
よる配線経路の選択など）に比較して、量産性やコスト
の点で非常に有利である。かかるウェーハスケールメモ
リを構成するウェーハ集積回路では、ウェーハ上に搭載
されるメモリの容量をできるだけ多くするために、付加
するネットワーク回路の面積をできるだけ小さく抑える
必要がある。
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）コアに、
ネットワーク形成用付加回路（以下、ネットワーク回路
と呼ぶ）を付加することによって、ウェーハ上にネット
ワークを構成したウェーハスケールメモリが開発されて
いる。これはＤＲＡＭ本来のプロセス工程だけで製造で
きるために、他の欠陥迂回方法（例えば、レーザ光によ
る配線の接続や断線、あるいはフローティングゲートに
よる配線経路の選択など）に比較して、量産性やコスト
の点で非常に有利である。かかるウェーハスケールメモ
リを構成するウェーハ集積回路では、ウェーハ上に搭載
されるメモリの容量をできるだけ多くするために、付加
するネットワーク回路の面積をできるだけ小さく抑える
必要がある。
【０００５】
【従来の技術】図５は従来のウェーハ集積回路の一例を
示す。同図中、１枚のウェーハ５１上には要素回路５２
及びネットワーク回路５３が夫々多数個ずつ規則的に配
置形成されている。１個の要素回路５２と１個のネット
ワーク回路５３により１個の半導体チップが形成される
。テストにより要素回路５２とネットワーク回路５３が
正常に動作するか否か検査した後、図中、黒く塗りつぶ
した不良品を除き、良品のネットワーク回路５３及び要
素回路５２を選択して、それら良品の半導体チップ間が
配線５４で接続されている。
示す。同図中、１枚のウェーハ５１上には要素回路５２
及びネットワーク回路５３が夫々多数個ずつ規則的に配
置形成されている。１個の要素回路５２と１個のネット
ワーク回路５３により１個の半導体チップが形成される
。テストにより要素回路５２とネットワーク回路５３が
正常に動作するか否か検査した後、図中、黒く塗りつぶ
した不良品を除き、良品のネットワーク回路５３及び要
素回路５２を選択して、それら良品の半導体チップ間が
配線５４で接続されている。
【０００６】この従来のウェーハ集積回路は配線５４が
スパイラル状に形成されて所望の大規模集積回路を構成
するため、スパイラル接続回路と称される。
スパイラル状に形成されて所望の大規模集積回路を構成
するため、スパイラル接続回路と称される。
【０００７】図６は従来のウェーハ集積回路の他の例を
示す。同図中、１枚のウェーハ６１上に要素回路６２及
びネットワーク回路６３が夫々多数個ずつ規則的に配置
形成されている点は図５の従来回路と同様であるが、配
線６４及び６５を夫々直交させて全部の要素回路６２と
ネットワーク回路６３を結線している点が異なる。この
従来回路はメッシュ接続のウェーハ集積回路であり、不
良品の要素回路６２又はネットワーク回路６３に接続さ
れる配線６４又は６５は使用しない。
示す。同図中、１枚のウェーハ６１上に要素回路６２及
びネットワーク回路６３が夫々多数個ずつ規則的に配置
形成されている点は図５の従来回路と同様であるが、配
線６４及び６５を夫々直交させて全部の要素回路６２と
ネットワーク回路６３を結線している点が異なる。この
従来回路はメッシュ接続のウェーハ集積回路であり、不
良品の要素回路６２又はネットワーク回路６３に接続さ
れる配線６４又は６５は使用しない。
【０００８】図７は従来回路の更に他の例を示す。同図
（Ａ）に示すように、一枚のウェーハ７１上に複数個の
半導体チップ７２が規則的に配置形成されている。半導
体チップ７２の各々は同図（Ｂ）に示すように、要素回
路７３とネットワーク回路７４からなり、また配線７５
及び７６が縦方向（Ｙ方向）に配列された半導体チップ
７２内のネットワーク回路７４だけを接続するように形
成されている。
（Ａ）に示すように、一枚のウェーハ７１上に複数個の
半導体チップ７２が規則的に配置形成されている。半導
体チップ７２の各々は同図（Ｂ）に示すように、要素回
路７３とネットワーク回路７４からなり、また配線７５
及び７６が縦方向（Ｙ方向）に配列された半導体チップ
７２内のネットワーク回路７４だけを接続するように形
成されている。
【０００９】
【発明が解決しようとする課題】しかるに、図５に示し
たスパイラル接続のウェーハ集積回路や図６に示したメ
ッシュ接続のウェーハ集積回路は、Ｘ方向とＹ方向の両
方に位置する半導体チップ間を接続するために、ネット
ワーク回路５３，６３に加えて相互配線領域が必要とな
る。
たスパイラル接続のウェーハ集積回路や図６に示したメ
ッシュ接続のウェーハ集積回路は、Ｘ方向とＹ方向の両
方に位置する半導体チップ間を接続するために、ネット
ワーク回路５３，６３に加えて相互配線領域が必要とな
る。
【００１０】また、図７に示した従来のウェーハ集積回
路は、Ｙ方向に配列されている半導体チップ間のみを結
線するよう構成されているから、前記したスパイラル接
続やメッシュ接続のウェーハ集積回路に比べて半導体チ
ップ間の相互配線領域を小さくすることができる。しか
し、このウェーハ集積回路はウェーハ７１上のネットワ
ーク全体を正常に動作させるために、ネットワーク回路
７４を多重化したり、相互配線にスペア配線を持たなけ
ればならず、ウェーハスケールシステムを形成するため
に付加する面積は小さくすることができない。
路は、Ｙ方向に配列されている半導体チップ間のみを結
線するよう構成されているから、前記したスパイラル接
続やメッシュ接続のウェーハ集積回路に比べて半導体チ
ップ間の相互配線領域を小さくすることができる。しか
し、このウェーハ集積回路はウェーハ７１上のネットワ
ーク全体を正常に動作させるために、ネットワーク回路
７４を多重化したり、相互配線にスペア配線を持たなけ
ればならず、ウェーハスケールシステムを形成するため
に付加する面積は小さくすることができない。
【００１１】本発明は以上の点に鑑みなされたもので、
隣接する二つの半導体チップ列を列方向に対して対称と
なるようにネットワーク回路を配置することにより、上
記の課題を解決したウェーハ集積回路を提供することを
目的とする。
隣接する二つの半導体チップ列を列方向に対して対称と
なるようにネットワーク回路を配置することにより、上
記の課題を解決したウェーハ集積回路を提供することを
目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明は一方向の半導体チップ間のみを接続するウ
ェーハ集積回路において、上記一方向に直交する方向に
隣接する二つの半導体チップを、二つの要素回路に対し
て一又は二つのネットワーク形成用付加回路を配置した
構成とすると共に、一方向に半導体チップを接続するた
めの配線を上記隣接する二つの半導体チップ間で共通と
するよう構成したものである。
に、本発明は一方向の半導体チップ間のみを接続するウ
ェーハ集積回路において、上記一方向に直交する方向に
隣接する二つの半導体チップを、二つの要素回路に対し
て一又は二つのネットワーク形成用付加回路を配置した
構成とすると共に、一方向に半導体チップを接続するた
めの配線を上記隣接する二つの半導体チップ間で共通と
するよう構成したものである。
【００１３】
【作用】本発明では、上記の隣接する二つの半導体チッ
プ間で少なくとも配線が共通とされているため、二つの
半導体チップの領域を従来に比べ小さくすることができ
る。また、上記二つの要素回路に対してネットワーク形
成用付加回路を共用した場合には、更に付加面積を小さ
くすることができる。
プ間で少なくとも配線が共通とされているため、二つの
半導体チップの領域を従来に比べ小さくすることができ
る。また、上記二つの要素回路に対してネットワーク形
成用付加回路を共用した場合には、更に付加面積を小さ
くすることができる。
【００１４】
【実施例】図１は本発明の第１実施例の構成図を示す。
同図（Ａ）において、一枚のウェーハ１１上に複数個の
半導体チップ１２が規則的に配列形成されている。複数
個の半導体チップ１２は切り離されることなく、一方向
（ここではＹ方向）の半導体チップ間のみ接続される点
は前記した図７の従来のウェーハ集積回路と同じである
。
半導体チップ１２が規則的に配列形成されている。複数
個の半導体チップ１２は切り離されることなく、一方向
（ここではＹ方向）の半導体チップ間のみ接続される点
は前記した図７の従来のウェーハ集積回路と同じである
。
【００１５】しかし、本実施例は図７の従来のウェーハ
集積回路と異なり、Ｘ方向に隣接する二つの半導体チッ
プ１２を図１（Ｂ）に１３で示す如く構成した点に特徴
がある。すなわち、図１（Ｂ）において、隣接する二つ
の半導体チップ１２からなる半導体チップの組１３は、
二つの要素回路１４１ 及び１４２ に対して一つのネ
ットワーク回路１５が共通に付加されている。上記の要
素回路１４１ 及び１４２ は例えばＤＲＡＭ，スタチ
ックＲＡＭ，又はプロセッサなどである。
集積回路と異なり、Ｘ方向に隣接する二つの半導体チッ
プ１２を図１（Ｂ）に１３で示す如く構成した点に特徴
がある。すなわち、図１（Ｂ）において、隣接する二つ
の半導体チップ１２からなる半導体チップの組１３は、
二つの要素回路１４１ 及び１４２ に対して一つのネ
ットワーク回路１５が共通に付加されている。上記の要
素回路１４１ 及び１４２ は例えばＤＲＡＭ，スタチ
ックＲＡＭ，又はプロセッサなどである。
【００１６】更に半導体チップの組１３をＹ方向に数珠
つなぎに接続するための配線が、１６及び１７に示す如
く共通とされている。配線１６及び１７はネットワーク
回路１５を介して要素回路１４１ 及び１４２ に夫々
接続されている。この共通配線１６，１７によりＹ方向
に配列されている隣接する二つの半導体チップの組１３
が数珠つなぎに接続されることにより、サブネットワー
クシステムが形成される。一枚のウェーハ１１上には上
記の隣接する二つの半導体チップの組１３は、図１（Ａ
）に示すようにＸ方向にも複数組形成されているから、
上記のサブネットワークシステムは一枚のウェーハ１１
上複数形成され、これらによりウェーハネットワークシ
ステムが構成される。
つなぎに接続するための配線が、１６及び１７に示す如
く共通とされている。配線１６及び１７はネットワーク
回路１５を介して要素回路１４１ 及び１４２ に夫々
接続されている。この共通配線１６，１７によりＹ方向
に配列されている隣接する二つの半導体チップの組１３
が数珠つなぎに接続されることにより、サブネットワー
クシステムが形成される。一枚のウェーハ１１上には上
記の隣接する二つの半導体チップの組１３は、図１（Ａ
）に示すようにＸ方向にも複数組形成されているから、
上記のサブネットワークシステムは一枚のウェーハ１１
上複数形成され、これらによりウェーハネットワークシ
ステムが構成される。
【００１７】本実施例によれば、配線１６及び１７と、
ネットワーク回路１５とが二つの半導体チップの要素回
路１４１ ，１４２ に対して共通とされているため、
一つの半導体チップ毎に要素回路とネットワーク回路と
配線とを有していた従来回路に比し、チップ面積を縮小
することができる。また、従来と同じチップ面積の場合
には、ネットワーク回路１５及び配線１６，１７を多重
化しネットワーク回路１５の歩留りを向上することがで
きる。
ネットワーク回路１５とが二つの半導体チップの要素回
路１４１ ，１４２ に対して共通とされているため、
一つの半導体チップ毎に要素回路とネットワーク回路と
配線とを有していた従来回路に比し、チップ面積を縮小
することができる。また、従来と同じチップ面積の場合
には、ネットワーク回路１５及び配線１６，１７を多重
化しネットワーク回路１５の歩留りを向上することがで
きる。
【００１８】図２は本発明の第２実施例の要部構成図を
示す。同図中、図１と同一構成部分には同一符号を付し
、その説明を省略する。図２において、２１はＸ方向に
隣接する二つの半導体チップの組で、これが一枚のウェ
ーハ（図示せず）上にＸ方向及びＹ方向に夫々配列形成
されている。
示す。同図中、図１と同一構成部分には同一符号を付し
、その説明を省略する。図２において、２１はＸ方向に
隣接する二つの半導体チップの組で、これが一枚のウェ
ーハ（図示せず）上にＸ方向及びＹ方向に夫々配列形成
されている。
【００１９】本実施例ではＸ方向に隣接する二つの半導
体チップの組２１が、二つの要素回路１４１ ，１４２
に対して二つのネットワーク回路１５１ ，１５２
が夫々設けられると共に、一組の配線２２，２３をＹ方
向の半導体チップの組２１において共通としたものであ
る。一組の共通配線２２，２３はシステムクロックや命
令コマンド用などに用いられ、複数個の二つの半導体チ
ップの組２１のうちＹ方向に配列された二つの半導体チ
ップの組２１同士を接続する。
体チップの組２１が、二つの要素回路１４１ ，１４２
に対して二つのネットワーク回路１５１ ，１５２
が夫々設けられると共に、一組の配線２２，２３をＹ方
向の半導体チップの組２１において共通としたものであ
る。一組の共通配線２２，２３はシステムクロックや命
令コマンド用などに用いられ、複数個の二つの半導体チ
ップの組２１のうちＹ方向に配列された二つの半導体チ
ップの組２１同士を接続する。
【００２０】本実施例は二つの要素回路１４１ ，１４
２ に対してネットワーク回路が１５１ ，１５２ に
示すように二つあるが、配線２２，２３が共通であるの
で、第１実施例と略同様の特長がある。
２ に対してネットワーク回路が１５１ ，１５２ に
示すように二つあるが、配線２２，２３が共通であるの
で、第１実施例と略同様の特長がある。
【００２１】次に本発明の第３実施例について説明する
。図３は本発明の第３実施例の要部構成図で、図１と同
一構成部分には同一符号を付し、その説明を省略する。 図３において、３１はＸ方向に隣接する二つの半導体チ
ップの組で、これが一枚のウェーハ（図示せず）上にＸ
方向及びＹ方向に夫々配列形成されている。
。図３は本発明の第３実施例の要部構成図で、図１と同
一構成部分には同一符号を付し、その説明を省略する。 図３において、３１はＸ方向に隣接する二つの半導体チ
ップの組で、これが一枚のウェーハ（図示せず）上にＸ
方向及びＹ方向に夫々配列形成されている。
【００２２】本実施例ではＸ方向に隣接する二つの半導
体チップの組３１が、二つの要素回路１４１ ，１４２
に対して共通に設けられたネットワーク回路１５にバ
イパス配線３２を設けたものである。これにより、Ｙ方
向に並んだ複数のネットワーク回路のうち、テストによ
り不良品と判定されたネットワーク回路１５はそのバイ
パス配線３２を用いて不良品のネットワーク回路の両接
続端を短絡し、他方、良品のネットワーク回路１５はそ
のバイパス配線３２を使用せず（接続せず）、良品のネ
ットワーク回路１５同士をＹ方向に接続することができ
る。
体チップの組３１が、二つの要素回路１４１ ，１４２
に対して共通に設けられたネットワーク回路１５にバ
イパス配線３２を設けたものである。これにより、Ｙ方
向に並んだ複数のネットワーク回路のうち、テストによ
り不良品と判定されたネットワーク回路１５はそのバイ
パス配線３２を用いて不良品のネットワーク回路の両接
続端を短絡し、他方、良品のネットワーク回路１５はそ
のバイパス配線３２を使用せず（接続せず）、良品のネ
ットワーク回路１５同士をＹ方向に接続することができ
る。
【００２３】次に本発明の第４実施例について説明する
。図４は本発明の第４実施例の要部構成図で、図１及び
図３と同一構成部分には同一符号を付し、その説明を省
略する。図４において、４１は一枚のウェーハ上に多数
個マトリクス状に形成された半導体チップのうち、Ｘ方
向に隣接する二つの半導体チップの組で、前記組３１に
更に共通配線１６及び１７のスペア配線４２を設けたも
のである。
。図４は本発明の第４実施例の要部構成図で、図１及び
図３と同一構成部分には同一符号を付し、その説明を省
略する。図４において、４１は一枚のウェーハ上に多数
個マトリクス状に形成された半導体チップのうち、Ｘ方
向に隣接する二つの半導体チップの組で、前記組３１に
更に共通配線１６及び１７のスペア配線４２を設けたも
のである。
【００２４】本実施例は第３実施例の特長に加えて、共
通配線１６又は１７が不良品の場合には、スペア配線４
２を用いることにより、欠陥配線の救済ができるという
特長がある。スペア配線４２を設けても、ネットワーク
回路１５は二つの要素回路１４１ ，１４２ に共通な
ので、従来よりもチップ面積を少なくすることができる
。
通配線１６又は１７が不良品の場合には、スペア配線４
２を用いることにより、欠陥配線の救済ができるという
特長がある。スペア配線４２を設けても、ネットワーク
回路１５は二つの要素回路１４１ ，１４２ に共通な
ので、従来よりもチップ面積を少なくすることができる
。
【００２５】なお、本発明は以上の実施例に限定される
ものではなく、例えば図１又は図２の各実施例に、図４
のスペア配線４２を形成するようにしてもよい。
ものではなく、例えば図１又は図２の各実施例に、図４
のスペア配線４２を形成するようにしてもよい。
【００２６】
【発明の効果】上述の如く、本発明によれば、二つの要
素回路に対して少なくとも配線を共通化したので、チッ
プ面積を従来より縮小することができ、またネットワー
ク回路も共用した場合には更にチップ面積を小さくでき
、チップ面積を従来と同じにした場合にはネットワーク
回路及び配線を多重化し、ネットワーク回路の歩留りを
向上することができる等の特長を有するものである。
素回路に対して少なくとも配線を共通化したので、チッ
プ面積を従来より縮小することができ、またネットワー
ク回路も共用した場合には更にチップ面積を小さくでき
、チップ面積を従来と同じにした場合にはネットワーク
回路及び配線を多重化し、ネットワーク回路の歩留りを
向上することができる等の特長を有するものである。
【図１】本発明の第１実施例の構成図である。
【図２】本発明の第２実施例の要部構成図である。
【図３】本発明の第３実施例の要部構成図である。
【図４】本発明の第４実施例の要部構成図である。
【図５】従来回路の一例を示す図である。
【図６】従来回路の他の例を示す図である。
【図７】従来回路の更に他の例を示す図である。
１１ ウェーハ１２ 半導体チップ１３，２１，３
１，４１ 隣接する二つの半導体チップの組１４１
，１４２ 要素回路１６，１７ 共通配線３２
バイパス配線４２ スペア配線
１，４１ 隣接する二つの半導体チップの組１４１
，１４２ 要素回路１６，１７ 共通配線３２
バイパス配線４２ スペア配線
Claims (4)
- 【請求項１】 一枚のウェーハ（１１）上に、要素回
路（１４）にネットワーク形成用付加回路（１５）を付
加した半導体チップ（１２）を複数個形成し、これら半
導体チップ（１２）を切り離さず一方向の半導体チップ
間のみを接続するウェーハ集積回路において、前記一方
向に直交する方向に隣接する二つの半導体チップを、二
つの要素回路（１４１ ，１４２ ）に対して一又は二
つの前記ネットワーク形成用付加回路（１５，１５１
，１５２ ）を配置した構成とすると共に、前記一方向
に半導体チップを接続するための配線（１６，１７）を
該隣接する二つの半導体チップ間で共通としたことを特
徴とするウェーハ集積回路。 - 【請求項２】 前記隣接する二つの半導体チップ内の
前記ネットワーク形成用付加回路（１５）にバイパス配
線（３２）を設けたことを特徴とする請求項１記載のウ
ェーハ集積回路。 - 【請求項３】 前記隣接する二つの半導体チップ間で
共通とされた配線（１６，１７）のスペア配線（４２）
を形成したことを特徴とする請求項１記載のウェーハ集
積回路。 - 【請求項４】 前記隣接する二つの半導体チップの組
（１３，２１，３１，４１）を前記共通配線（１６，１
７）により前記一方向に数珠つなぎに接続することによ
りサブネットワークを形成し、複数の該サブネットワー
クからなるウェーハネットワークシステムが一枚のウェ
ーハ（１１）上に形成されてなることを特徴とする請求
項１記載のウェーハ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP931391A JPH04253365A (ja) | 1991-01-29 | 1991-01-29 | ウェーハ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP931391A JPH04253365A (ja) | 1991-01-29 | 1991-01-29 | ウェーハ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04253365A true JPH04253365A (ja) | 1992-09-09 |
Family
ID=11716986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP931391A Withdrawn JPH04253365A (ja) | 1991-01-29 | 1991-01-29 | ウェーハ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04253365A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5098644B2 (ja) * | 2005-08-23 | 2012-12-12 | 日本電気株式会社 | 半導体装置、および半導体チップ |
-
1991
- 1991-01-29 JP JP931391A patent/JPH04253365A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5098644B2 (ja) * | 2005-08-23 | 2012-12-12 | 日本電気株式会社 | 半導体装置、および半導体チップ |
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