JPH04254353A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般に半導体集積回
路装置に関するものであり、より特定的には、配線領域
を減少させることにより、高集積化を図ることができる
ように改良された半導体集積回路装置に関する。

【０００２】

【従来の技術】図６は、従来の半導体集積回路装置の概
略図である。半導体チップ（図示せず）の上に、第１の
機能ブロック１と第２の機能ブロック２が配置されてい
る。第１の機能ブロック１と第２の機能ブロック２との
間に、第３の機能ブロック３が配置されている。各ブロ
ック間は、図示しないが、複数の信号配線により接続さ
れている。

【０００３】

【発明が解決しようとする課題】図７は、従来の、第１
の機能ブロック１と第２の機能ブロック２との信号配線
による接続の、様子を示した図である。従来においては
、このように、第１の機能ブロック１と第２の機能ブロ
ック２とを信号配線により接続する場合、第３の機能ブ
ロック３を迂回して、配線する必要がある。なお、図７
においては、第１の機能ブロック１と第２の機能ブロッ
ク２とを接続する信号配線が３本のみ図示されており、
他の多数の信号配線は省略されている。

【０００４】従来の信号配線の接続は、以上のように構
成されており、信号配線が第３の機能ブロック３を迂回
するために、配線領域が増大し、高集積化の妨げになる
という問題点があった。また、配線長の増加により、配
線容量が増加し、高速化の妨げになるという問題点があ
った。

【０００５】この発明は上記のような問題点を解決する
ためになされたもので、配線領域を減少させることによ
り、高集積化を図ることができるように改良された半導
体集積回路装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】この発明に係る半導体集
積回路装置は、第１の機能ブロックと、第２の機能ブロ
ックと、上記第１の機能ブロックと上記第２の機能ブロ
ックとの間に配置された第３の機能ブロックと、上記第
３の機能ブロック内に配置された波型整形回路と、上記
第３の機能ブロック内に設けられ、かつ機能セルに電気
的接続されていないフィードスルーピンと、を備えてい
る。上記第１の機能ブロックと上記第２の機能ブロック
との電気的接続は、上記波型整形回路と、上記波型形成
回路の入力・出力配線として利用された上記フィードス
ルーピンとを介して行なわれている。

【０００７】

【作用】この発明によれば、上記第１の機能ブロックと
上記第２の機能ブロックとの電気的接続は、第３の機能
ブロック内にそれぞれ設けられた上記波型整形回路と該
波型整形回路の入力・出力配線として利用された上記フ
ィードスルーピンとを介して行なわれている。それゆえ
に、第１の機能ブロックと第２の機能ブロックとを接続
する信号配線を、従来のように、第３の機能ブロックを
迂回させなくてもよい。

【０００８】

【実施例】以下、この発明の一実施例を、図について説
明する。

【０００９】図１はこの発明の一実施例に係る半導体集
積回路装置の概略図である。半導体チップ（図示せず）
の上に、第１の機能ブロック１と第２の機能ブロック２
が配置されている。第１の機能ブロック１と第２の機能
ブロック２との間に、第３の機能ブロック３が配置され
ている。第１の機能ブロック１と第２の機能ブロック２
間の信号配線接続は、第３の機能ブロック３を経由して
行なわれている。実際には、その他の多数の信号配線が
存在するが、この図においては、図示されていない。

【００１０】図２は、図１における第３の機能ブロック
３の概略図である。第３の機能ブロック３は、高さが均
等の機能セルを用いて構成されている。列３０１、列３
０２、列３０３のそれぞれは、複数の種類の機能セルを
複数個、列状に配置したものを示している。列３０１内
には、第１の機能ブロック１からの信号ａ，ｂ，ｃが入
力される波型整形回路３１が、機能セルとして配置され
ている。

【００１１】図３は、図２に示す第３の機能ブロック３
内の配線を図示したものである。機能セル上の点線は、
機能セルと電気的に接続していないフィードスルーピン
４０（フィードスルー配線）を利用したことを意味して
いる。フィードスルーピン４０は、たとえば図４に示す
ようなものである。図３から明らかなように、第３の機
能ブロック３の下辺の入力信号ａ，ｂ，ｃは、各々の波
型整形回路３１を経て、他の機能セルのフィードスルー
ピン４０を利用して、上辺の出力信号ａａ，ｂｂ，ｃｃ
となって出力されている。ａ−ａａ間，ｂ−ｂｂ間、ｃ
−ｃｃ間の配線において、上記フィードスルーピン以外
は、第３の機能ブロック３の配線領域を使用している。

【００１２】一般に、機能セルを用いて機能ブロックを
構成すると、図５のようになり、機能セル列の左右の両
端部の配線領域は配線密度が粗く、機能セル列の中央部
で配線密度が高くなる。そのため、波型整形回路３１を
図３に示すように、機能セル列の端部に配置しておけば
、本発明で必要となる配線領域は、第３の機能ブロック
３の不必要な配線領域を使用することとなるので、第３
の機能ブロック３の機能は、従来例とほぼ同等に維持さ
れる。

【００１３】なお、本実施例では、３本の信号線に対し
、波型整形回路３１を３個、従来例に比べて追加してい
るが、波型整形回路３１の幅を１２μｍとすれば、合計
３６μｍの増加となる。しかし、第３の機能ブロック３
は機能セル列を３列としているので、全体としては１２
μｍの増加のみとなる。

【００１４】ここで、従来例の場合、図７を参照して、
３本の信号配線を迂回させた場合は、配線ピッチを６μ
ｍとしても合計１８μｍの配線領域が必要となる。その
結果、実施例の場合、従来例と比べて、配線領域が減少
し、高集積化を図ることができるようになる。

【００１５】また、通常、セルの列は１０段以上使用す
ることが多いので、効果の比率は、第３の機能ブロック
３の回路規模が大きいほど、大きくなる。この場合、第
３の機能ブロック３が大きくなると、第１の機能ブロッ
ク１と第２の機能ブロック２の間隔がより長くなり、配
線長の増加による配線容量の増加が無視できなくなる。 従来例では、波型整形回路を入れていないため、高速化
を図ることが難しいが、本実施例では、波型整形回路を
入れているため、高速化が可能となる。

【００１６】なお、上記実施例では、図１を参照して、
第１〜第３の機能ブロック１，２，３の横幅を同等にし
ているが、本発明はこれに限定されない。また、図１を
参照して、第１の機能ブロック１の上辺から信号配線が
延びている場合を例示したが、この発明はこれに限定さ
れない。

【００１７】

【発明の効果】以上説明したとおり、この発明によれば
、第１の機能ブロックと第２の機能ブロックとを接続す
る信号配線を、第３の機能ブロックを迂回させなくても
よい。その結果、配線領域が減少し、高集積化を図るこ
とができるようになる。

【００１８】また、波型整形回路を用いているので、高
速化を図ることができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例に係る、半導体集積回路装置
の概略図である。

【図２】本発明に使用される第３の機能ブロックの概略
図である。

【図３】図２に示す第３の機能ブロックの内部の配線図
である。

【図４】本発明において使用されるフィードスルーピン
を説明するための図である。

【図５】従来の、第３の機能ブロックの概略図である。

【図６】従来の半導体集積回路装置の概略図である。

【図７】第１の機能ブロックと第２の機能ブロックとを
接続するための、従来の配線図である。

【符号の説明】

１　　第１の機能ブロック ２　　第２の機能ブロック ３　　第３の機能ブロック ３１　　波型整形回路 ４０　　フィードスルーピン

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　第１の機能ブロックと、第２の機能ブ
   ロックと、前記第１の機能ブロックと前記第２の機能ブ
   ロックとの間に配置された第３の機能ブロックと、前記
   第３の機能ブロック内に配置された波型整形回路と、前
   記第３の機能ブロック内に設けられ、かつ機能セルに電
   気的接続されていないフィードスルーピンと、を備え、
   前記第１の機能ブロックと前記第２の機能ブロックとの
   電気的接続は、前記波型整形回路と、前記波型整形回路
   の入力・出力配線として利用された前記フィードスルー
   ピンとを介して行なわれた、半導体集積回路装置。