JPH04142761A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04142761A JPH04142761A JP26701990A JP26701990A JPH04142761A JP H04142761 A JPH04142761 A JP H04142761A JP 26701990 A JP26701990 A JP 26701990A JP 26701990 A JP26701990 A JP 26701990A JP H04142761 A JPH04142761 A JP H04142761A
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- JP
- Japan
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- wiring
- standard cell
- semiconductor integrated
- output circuit
- integrated circuit
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置に関し特にセルベース方
式を用いて設計されたＡＳＩＣ（特定用途向は集積回路
）の配置・配線の手法に関するものである。
式を用いて設計されたＡＳＩＣ（特定用途向は集積回路
）の配置・配線の手法に関するものである。
第６図は複数の機能ブロック間を徽続するための配線を
示した従−米の半導体集積回路装置の平面図である。図
において、（１）は半導体チップ、（２）はマイクロコ
ンピュータコア（照下マイコンコアという）（３）は出
力回路、（４）は標準セル領域、 （４０１）はマイ
コンコア（２）と出力回路（３）をＷｌ電気的接続する
配線である。
示した従−米の半導体集積回路装置の平面図である。図
において、（１）は半導体チップ、（２）はマイクロコ
ンピュータコア（照下マイコンコアという）（３）は出
力回路、（４）は標準セル領域、 （４０１）はマイ
コンコア（２）と出力回路（３）をＷｌ電気的接続する
配線である。
次に動作について説明する。第１の機寵ブロックである
マイコンコア（２）と第２の３ａ匝ブロフクである出力
回路（３）の間に第３の機能ブロックである標準セルの
領域（４）が配置されている場合にマイコンコア（２）
と出力回路（３）を接続する配線は標準セル領域（４）
を避は配線領域に配設されている。
マイコンコア（２）と第２の３ａ匝ブロフクである出力
回路（３）の間に第３の機能ブロックである標準セルの
領域（４）が配置されている場合にマイコンコア（２）
と出力回路（３）を接続する配線は標準セル領域（４）
を避は配線領域に配設されている。
従来の半導体集積回路装置は以上のように構成されてい
るので、電気的に接続されるマイコンコアと出力回路の
間に標準セル領域が配置されているため、マイコンコア
と出力回路を接続する配線は標準セル領域を避けなけれ
ばならず、マイコンコアと出力回路を接続するための配
線領域が必要となり高集積化の妨げとなる。又、マイコ
ンコアと出力回路を接続する配線は標準セル領域を避け
て配線されているため配線長が長くなり配線容量を増大
させ、高速化、の妨げとなる。又配線が標準セル領域を
回り込んで配設されているので、レイアウトが複雑にな
るという問題点があった。
るので、電気的に接続されるマイコンコアと出力回路の
間に標準セル領域が配置されているため、マイコンコア
と出力回路を接続する配線は標準セル領域を避けなけれ
ばならず、マイコンコアと出力回路を接続するための配
線領域が必要となり高集積化の妨げとなる。又、マイコ
ンコアと出力回路を接続する配線は標準セル領域を避け
て配線されているため配線長が長くなり配線容量を増大
させ、高速化、の妨げとなる。又配線が標準セル領域を
回り込んで配設されているので、レイアウトが複雑にな
るという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、−気的に接続されるマイコンコアと出力回路
の間に標準セル領域が配置されている半導体集積回路装
置においてマイコンコアと出力回路を接続する配置長を
短くシ、かつ配線領域を減少した半導体集積回路装置を
得ることを目的とする。
たもので、−気的に接続されるマイコンコアと出力回路
の間に標準セル領域が配置されている半導体集積回路装
置においてマイコンコアと出力回路を接続する配置長を
短くシ、かつ配線領域を減少した半導体集積回路装置を
得ることを目的とする。
この発明に係る半導体集積回路装置は少なくとも電気的
に接続されるマイコンコアと出力回路とその間に配置さ
れる標準セル領域からなり、標準セル領域は複数の機能
セルで構成され、上記機能セル上には上記機能セルに接
続されていない配線（以下フィードスルー配線という）
が配設されている。
に接続されるマイコンコアと出力回路とその間に配置さ
れる標準セル領域からなり、標準セル領域は複数の機能
セルで構成され、上記機能セル上には上記機能セルに接
続されていない配線（以下フィードスルー配線という）
が配設されている。
この発明における半導体集積回路装置はマイコンコアと
出力回路を鬼気的に接続する配線が、上記マイコンコア
と出力回路間に配置された標準セル領域を構成している
機能セル上に配設されているフィードスルー配線を組合
わせて配設されるため、上記マイコンコアと出力回路を
′ｗＩＬ気的に接続する配線は、上記標準セル領域を避
けて配設されず、上記標準セル領域上に配設されるので
、配線領域を減少することができ、高集積化が１多れる
。
出力回路を鬼気的に接続する配線が、上記マイコンコア
と出力回路間に配置された標準セル領域を構成している
機能セル上に配設されているフィードスルー配線を組合
わせて配設されるため、上記マイコンコアと出力回路を
′ｗＩＬ気的に接続する配線は、上記標準セル領域を避
けて配設されず、上記標準セル領域上に配設されるので
、配線領域を減少することができ、高集積化が１多れる
。
以下この発明の一実施例を図を参照しながら詳細に説明
する。
する。
第１図は複数の機能ブロック間を電気的に接続するため
の配線を示す半導体集積回路装置の平面図、第２因は第
１図に示す標準セル領域を示す平面図、第３図は第２図
に示す機能セル上に配設されたフィードスルー配線を示
す平市図である。図において（１）〜（４）は第５図の
亦来例に示したものと同等であるので説明を省略する。
の配線を示す半導体集積回路装置の平面図、第２因は第
１図に示す標準セル領域を示す平面図、第３図は第２図
に示す機能セル上に配設されたフィードスルー配線を示
す平市図である。図において（１）〜（４）は第５図の
亦来例に示したものと同等であるので説明を省略する。
（６）はフィードスルー配置、（７）はスルーホール、
（８）はフ、イールド。
（８）はフ、イールド。
（９）はゲー）、１．１０は入力配線、（ゆは出力配線
、的は＆Ａ６目セル、 （４０１）は配線である。−
気的に接続されるマイコンコア（２）と出力回路（３）
の間に標準セル領域（４）が配置されている。第２図に
おいて実線は配線領域に配設された配線（４０１）を示
し、点線は標準セル領域（４）に配置された機能セル（
財）上に配設されているフィードスルー配線（６）であ
る。配線（４０１）とフィードスルー配線（６）を組合
わせて積電セル領域（４）上に配設される。
、的は＆Ａ６目セル、 （４０１）は配線である。−
気的に接続されるマイコンコア（２）と出力回路（３）
の間に標準セル領域（４）が配置されている。第２図に
おいて実線は配線領域に配設された配線（４０１）を示
し、点線は標準セル領域（４）に配置された機能セル（
財）上に配設されているフィードスルー配線（６）であ
る。配線（４０１）とフィードスルー配線（６）を組合
わせて積電セル領域（４）上に配設される。
次に動作に゛りいて説明する。
第１図に示した配線接続の特徴はマイコンコア（２）と
出力回路（３）を電気的に接続する配線が配線領域に配
設されずに標準セル領域（４）上に配設されていること
である。
出力回路（３）を電気的に接続する配線が配線領域に配
設されずに標準セル領域（４）上に配設されていること
である。
第２図において、標準セル領域（４）は複数の機能セル
ゆを列状に配置しこれに配線を厖すことによりランダム
ロジックが構成されているつ通帛機能セル儲υには集積
度を上げる為に第３図に示すようにフィードスルー配線
（６）が配設されて−）る力；、機能セル（９）を用い
て第２図に示すようにランダムロジックを構成すると未
使用のフィードスルー配線（６）が多数残る。この未使
用のフィードスル−配線（６）を■効に組合わせ、配線
を施すこ日こより第２図に示すように標準セル領域（４
）上に配線を配設する。
ゆを列状に配置しこれに配線を厖すことによりランダム
ロジックが構成されているつ通帛機能セル儲υには集積
度を上げる為に第３図に示すようにフィードスルー配線
（６）が配設されて−）る力；、機能セル（９）を用い
て第２図に示すようにランダムロジックを構成すると未
使用のフィードスルー配線（６）が多数残る。この未使
用のフィードスル−配線（６）を■効に組合わせ、配線
を施すこ日こより第２図に示すように標準セル領域（４
）上に配線を配設する。
したがって例えは、第６図の従来例に示す配線領域に配
設された配線（４０１）を標準セル領域（４）上に配設
することにより配線領域を減少させ高集積化が図れる。
設された配線（４０１）を標準セル領域（４）上に配設
することにより配線領域を減少させ高集積化が図れる。
仮に配線（４０１）が８０本あり、配線ピッチが５μｍ
でおったとすると半導体チ・７プ（１）のサイズを１５
０μｍ減少できる。半導体チ・７ブ（１）ののサイズが
７．０Ｘ１０．Ｏ−の場合面積でＬ５１１１’の縮少に
なる。又、第６図の従来例では標準セル領域（４）を避
けて配設されている配線（４０１）を第１図番こおいて
は標準セル領域（４）上に配設するので配線長力；短く
なり配線容量が減少し高速化が図れる。又標準セル領域
（４）を回り込んで配線（４０１）を配設しなくてよい
のでレイアウトが容易になる。
でおったとすると半導体チ・７プ（１）のサイズを１５
０μｍ減少できる。半導体チ・７ブ（１）ののサイズが
７．０Ｘ１０．Ｏ−の場合面積でＬ５１１１’の縮少に
なる。又、第６図の従来例では標準セル領域（４）を避
けて配設されている配線（４０１）を第１図番こおいて
は標準セル領域（４）上に配設するので配線長力；短く
なり配線容量が減少し高速化が図れる。又標準セル領域
（４）を回り込んで配線（４０１）を配設しなくてよい
のでレイアウトが容易になる。
なお、上記実施例では通常の信号配線を配設するものを
示したが、電源電線を配設してもよい。
示したが、電源電線を配設してもよい。
第４図はこの発明の他の実施例による半導体集積回路装
置の′ｉ７１源配線全配線平面図である。図において（
１） 、 （２） 、 （４）は第１図に示したものと
同等である。（５）は電源パッドである。通常、信号配
線は最小配線幅を用いて配設されるため、電源配線を複
数の最小配Ｐ幅の配線（４０１）に分割し、未使用のフ
ィー、トスルー配線（６）を組合わせて標準セル領域（
４）上に配設された配線（４０１）を電源配線に利用し
、マイコンコア（２）に接続している。このように電源
配線のような配線幅の太い配線（４０１）を標準セル領
域（４）上に配設することにより高集積化が図れる。
置の′ｉ７１源配線全配線平面図である。図において（
１） 、 （２） 、 （４）は第１図に示したものと
同等である。（５）は電源パッドである。通常、信号配
線は最小配線幅を用いて配設されるため、電源配線を複
数の最小配Ｐ幅の配線（４０１）に分割し、未使用のフ
ィー、トスルー配線（６）を組合わせて標準セル領域（
４）上に配設された配線（４０１）を電源配線に利用し
、マイコンコア（２）に接続している。このように電源
配線のような配線幅の太い配線（４０１）を標準セル領
域（４）上に配設することにより高集積化が図れる。
また、１肥実施例では電気的に接続されるマイコンコア
（２）と出力回路（３）の間に標準セル領域（４）が配
置さｎている場合の配線接続について説明したが、この
ような配線のレイアウトは、一般に電気的に接読される
２つの機能ブロック１聞に第３の機能ブロックが配置さ
れている場合の配線のレイアウトとして広く利用できる
ものである。
（２）と出力回路（３）の間に標準セル領域（４）が配
置さｎている場合の配線接続について説明したが、この
ような配線のレイアウトは、一般に電気的に接読される
２つの機能ブロック１聞に第３の機能ブロックが配置さ
れている場合の配線のレイアウトとして広く利用できる
ものである。
以上のようにこの発明によれば第１の機能ブロックと第
２の機能ブロックを電気的に接続する配線が配線領域に
配設されずに第１の機能ブロックと第２の機前ブロック
の間に配置された第３の１眩ブロック上に配設されるの
で高集積化が図れる。
２の機能ブロックを電気的に接続する配線が配線領域に
配設されずに第１の機能ブロックと第２の機前ブロック
の間に配置された第３の１眩ブロック上に配設されるの
で高集積化が図れる。
又配線長が短かくなるので、配線谷１を低減し、高速動
作を実現できる効果がある。
作を実現できる効果がある。
第１図はこの発明の一実施例による半導体集積回路装置
の平面図、第２図は第１図に示す標準セル領域の平面図
、第３図は第２図に示す機能セル上に配設されたフィー
ドスルー配線を示す平面図。 第４図はこの発明の他の実施例による半導体集積回路装
置の電源配線を示す平面図、第５図は従来の半導体集積
回路装置の平面図である。 図において（１）は半導体チップ、（２）はマイコンコ
ア、（３）は出力回路、（４）は標準セル領域、（５）
は電源パッド、（６）はフィードスルー配線、（７）は
スルーホール、（８月よフィールド、（９〕はゲート、
四は入力配線、（６）は出力配線、（６）は機能セル、
（４０１）は配線である。 なお、各１甲、同一符号は同一 または相当部分を示す
。
の平面図、第２図は第１図に示す標準セル領域の平面図
、第３図は第２図に示す機能セル上に配設されたフィー
ドスルー配線を示す平面図。 第４図はこの発明の他の実施例による半導体集積回路装
置の電源配線を示す平面図、第５図は従来の半導体集積
回路装置の平面図である。 図において（１）は半導体チップ、（２）はマイコンコ
ア、（３）は出力回路、（４）は標準セル領域、（５）
は電源パッド、（６）はフィードスルー配線、（７）は
スルーホール、（８月よフィールド、（９〕はゲート、
四は入力配線、（６）は出力配線、（６）は機能セル、
（４０１）は配線である。 なお、各１甲、同一符号は同一 または相当部分を示す
。
Claims (1)
- 半導体集積回路の回路配置において、第１の機能ブロ
ックと第２の機能ブロックがあり上記第１の機能ブロッ
クと上記第２の機能ブロックの間に配置された第３の機
能ブロックからなり、上記第３の機能ブロックは複数の
機能セルで構成され、上記機能セルと電気的に接続され
ていない配線を上記機能セル上に配設し、上記機能セル
と電気的に接続されていない配線を組合わせて上記第１
の機能ブロックと上記第２の機能ブロックとの接続に用
いたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26701990A JPH04142761A (ja) | 1990-10-03 | 1990-10-03 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26701990A JPH04142761A (ja) | 1990-10-03 | 1990-10-03 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04142761A true JPH04142761A (ja) | 1992-05-15 |
Family
ID=17438928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26701990A Pending JPH04142761A (ja) | 1990-10-03 | 1990-10-03 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04142761A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417529B1 (en) * | 1998-11-12 | 2002-07-09 | Mitsubishi Denki Kabushiki Kaisha | Function cell, semiconductor device including function cell, and semiconductor circuit designing method using function cell |
-
1990
- 1990-10-03 JP JP26701990A patent/JPH04142761A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417529B1 (en) * | 1998-11-12 | 2002-07-09 | Mitsubishi Denki Kabushiki Kaisha | Function cell, semiconductor device including function cell, and semiconductor circuit designing method using function cell |
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