JPH04255037A - プログラム制御回路 - Google Patents
プログラム制御回路Info
- Publication number
- JPH04255037A JPH04255037A JP3035113A JP3511391A JPH04255037A JP H04255037 A JPH04255037 A JP H04255037A JP 3035113 A JP3035113 A JP 3035113A JP 3511391 A JP3511391 A JP 3511391A JP H04255037 A JPH04255037 A JP H04255037A
- Authority
- JP
- Japan
- Prior art keywords
- register
- stop
- read address
- address
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 6
- 238000011156 evaluation Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000010365 information processing Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
にプログラム制御に関する。
にプログラム制御に関する。
【０００２】
【従来の技術】従来、この種のプログラム制御回路は、
ＦＷ（Ｆｉｒｍ Ｗａｒｅ）を格納する制御記憶と、
制御記憶のリードアドレスを格納するアドレスレジスタ
と、ＦＷの停止アドレスを格納する１つの停止アドレス
レジスタと、アドレスレジスタの値と停止アドレスレジ
スタの値の一致を検出する比較器と、比較器からの一致
信号によりＦＷの実行を停止するクロック制御回路から
構成されていた。
ＦＷ（Ｆｉｒｍ Ｗａｒｅ）を格納する制御記憶と、
制御記憶のリードアドレスを格納するアドレスレジスタ
と、ＦＷの停止アドレスを格納する１つの停止アドレス
レジスタと、アドレスレジスタの値と停止アドレスレジ
スタの値の一致を検出する比較器と、比較器からの一致
信号によりＦＷの実行を停止するクロック制御回路から
構成されていた。
【０００３】
【発明が解決しようとする課題】上述した従来のプログ
ラム制御回路は、ＦＷの評価時や障害調査時にＦＷ実行
トレースを行う場合、分岐先が複数ある分岐命令を実行
した直後にプログラムを停止させるための複数の停止ア
ドレスを設定できないので、プログラムを確実に停止さ
せる事ができないという欠点がある。
ラム制御回路は、ＦＷの評価時や障害調査時にＦＷ実行
トレースを行う場合、分岐先が複数ある分岐命令を実行
した直後にプログラムを停止させるための複数の停止ア
ドレスを設定できないので、プログラムを確実に停止さ
せる事ができないという欠点がある。
【０００４】
【課題を解決するための手段】本発明のプログラム制御
回路は、ＦＷを格納する制御記憶と、制御記憶のリード
アドレスを格納するリードアドレスレジスタと、ＦＷの
停止アドレスの範囲を設定する２つのレジスタ群Ａ（Ａ
１ …Ａｎ ）、Ｂ（Ｂ１ …Ｂｎ ）と、リードアド
レスレジスタの値がレジスタ群のＡｎ の値とＢｎ の
値の示す範囲内である事を検出する複数の比較器と、複
数の比較器のいずれかの検出信号を受取るとＦＷの実行
を停止するクロック制御回路とを有している。
回路は、ＦＷを格納する制御記憶と、制御記憶のリード
アドレスを格納するリードアドレスレジスタと、ＦＷの
停止アドレスの範囲を設定する２つのレジスタ群Ａ（Ａ
１ …Ａｎ ）、Ｂ（Ｂ１ …Ｂｎ ）と、リードアド
レスレジスタの値がレジスタ群のＡｎ の値とＢｎ の
値の示す範囲内である事を検出する複数の比較器と、複
数の比較器のいずれかの検出信号を受取るとＦＷの実行
を停止するクロック制御回路とを有している。
【０００５】また、本発明のプログラム制御回路は、Ｆ
Ｗを格納する制御記憶と、制御記憶のリードアドレスを
格納するリードアドレスレジスタと、ＦＷの停止アドレ
スを格納する複数の停止アドレスレジスタと、リードア
ドレスレジスタの値と複数の停止アドレスレジスタの値
の一致を検出する複数の比較器と、複数の比較器のいず
れか１つの一致信号を受取るとＦＷの実行を停止するク
ロック制御回路を有している。
Ｗを格納する制御記憶と、制御記憶のリードアドレスを
格納するリードアドレスレジスタと、ＦＷの停止アドレ
スを格納する複数の停止アドレスレジスタと、リードア
ドレスレジスタの値と複数の停止アドレスレジスタの値
の一致を検出する複数の比較器と、複数の比較器のいず
れか１つの一致信号を受取るとＦＷの実行を停止するク
ロック制御回路を有している。
【０００６】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００７】図１は本発明の一実施例のブロック図であ
る。
る。
【０００８】制御記憶１１はＦＷ（Ｆｉｒｍ Ｗａｒ
ｅ）を格納しており、リードアドレスａにより指示され
るアドレスから、ＦＷがリードデータｄとして読み出さ
れリードデータレジスタ１７に格納される。
ｅ）を格納しており、リードアドレスａにより指示され
るアドレスから、ＦＷがリードデータｄとして読み出さ
れリードデータレジスタ１７に格納される。
【０００９】リードアドレスレジスタ１２はリードアド
レスａが格納される。
レスａが格納される。
【００１０】現在実行されているＦＷアドレスがリード
アドレスレジスタ１２に、プログラムがリードデータレ
ジスタ１７に格納されている。
アドレスレジスタ１２に、プログラムがリードデータレ
ジスタ１７に格納されている。
【００１１】レジスタ群Ａ１３は複数のレジスタＡ１
〜レジスタＡｎ により構成され、レジスタ群Ｂ１４も
レジスタＢ１ 〜レジスタＢｎ で構成される。
〜レジスタＡｎ により構成され、レジスタ群Ｂ１４も
レジスタＢ１ 〜レジスタＢｎ で構成される。
【００１２】２つのレジスタ群Ａ１３とレジスタ群Ｂ１
４の対応する１組のレジスタＡｎ１３ とレジスタＢｎ
１４ はＦＷの停止アドレスの範囲を示す。
４の対応する１組のレジスタＡｎ１３ とレジスタＢｎ
１４ はＦＷの停止アドレスの範囲を示す。
【００１３】レジスタＡｎ１３ にはＦＷ停止アドレス
の上限値が格納され、レジスタＢｎ１４ にはＦＷ停止
アドレスの下限値が格納される。
の上限値が格納され、レジスタＢｎ１４ にはＦＷ停止
アドレスの下限値が格納される。
【００１４】複数の比較器１５は、リードアドレスレジ
スタ１２の値がレジスタＡｎ１３ で示されるＦＷ停止
アドレスの上限値以下で、かつ、レジスタＢｎ１４ で
示されるＦＷ停止アドレスの下限値以上であるとき検出
信号ｂを送出する。
スタ１２の値がレジスタＡｎ１３ で示されるＦＷ停止
アドレスの上限値以下で、かつ、レジスタＢｎ１４ で
示されるＦＷ停止アドレスの下限値以上であるとき検出
信号ｂを送出する。
【００１５】クロック制御回路１６は、複数の比較器１
５からの検出信号ｂの内いずれか１つでも受信するとク
ロックｃを停止し、クロックｃに同期して動作するリー
ドアドレスレジスタ１２とリードデータレジスタ１７と
２つのレジスタ群Ａ１３とレジスタ群Ｂ１４を停止させ
る。 （他の実施例）次に本発明の他の実施例について図面を
参照して説明する。
５からの検出信号ｂの内いずれか１つでも受信するとク
ロックｃを停止し、クロックｃに同期して動作するリー
ドアドレスレジスタ１２とリードデータレジスタ１７と
２つのレジスタ群Ａ１３とレジスタ群Ｂ１４を停止させ
る。 （他の実施例）次に本発明の他の実施例について図面を
参照して説明する。
【００１６】図２は本発明の他の実施例のブロック図で
ある。
ある。
【００１７】制御記憶１１はＦＷを格納しており、リー
ドアドレスａにより指示されるアドレスよりＦＷが読み
出され、リードデータｄがリードデータレジスタ１７に
格納される。
ドアドレスａにより指示されるアドレスよりＦＷが読み
出され、リードデータｄがリードデータレジスタ１７に
格納される。
【００１８】リードアドレスレジスタ１２はリードアド
レスａが格納される。
レスａが格納される。
【００１９】現在実行されているＦＷのアドレスがリー
ドアドレスレジスタ１２に、プログラムがリードデータ
レジスタ１７に格納される。
ドアドレスレジスタ１２に、プログラムがリードデータ
レジスタ１７に格納される。
【００２０】複数の停止アドレスレジスタ１８には停止
させたい複数のＦＷアドレスを格納し、複数の比較器１
５がリードアドレスレジスタ１２の値と複数の停止アド
レスレジスタ１８の値とを比較し、一致したら一致信号
ｂをクロック制御回路１６に送出する。
させたい複数のＦＷアドレスを格納し、複数の比較器１
５がリードアドレスレジスタ１２の値と複数の停止アド
レスレジスタ１８の値とを比較し、一致したら一致信号
ｂをクロック制御回路１６に送出する。
【００２１】クロック制御回路１６は複数の比較器１５
からの一致信号ｂの内いずれか１つでも受け取るとクロ
ックｃを停止し、クロックｃに同期して動作しているリ
ードアドレスレジスタ１２と複数の停止アドレスレジス
タ１８とリードデータレジスタ１７を停止させる。
からの一致信号ｂの内いずれか１つでも受け取るとクロ
ックｃを停止し、クロックｃに同期して動作しているリ
ードアドレスレジスタ１２と複数の停止アドレスレジス
タ１８とリードデータレジスタ１７を停止させる。
【００２２】
【発明の効果】以上説明したように、本発明はＦＷの停
止アドレスの範囲を設定する２つのレジスタ群を持つこ
とにより、一度に広範囲の停止アドレスを設定してＦＷ
を確実に停止させることが可能となるので、評価が容易
になり、評価時間が短縮できるという効果を有する。
止アドレスの範囲を設定する２つのレジスタ群を持つこ
とにより、一度に広範囲の停止アドレスを設定してＦＷ
を確実に停止させることが可能となるので、評価が容易
になり、評価時間が短縮できるという効果を有する。
【００２３】また、ＦＷの停止アドレスを設定する複数
のレジスタを持つことにより、一度に複数の停止アドレ
スを設定でき、分岐先が複数ある分岐命令の実行直後に
ＦＷを停止させることが可能となるので、評価が容易に
なり評価時間が短縮できる効果がある。
のレジスタを持つことにより、一度に複数の停止アドレ
スを設定でき、分岐先が複数ある分岐命令の実行直後に
ＦＷを停止させることが可能となるので、評価が容易に
なり評価時間が短縮できる効果がある。
【図１】本発明の一実施例の例のブロック図である。
【図２】本発明の他の実施例を示すブロック図である。
１１ 制御記憶
１２ リードアドレスレジスタ
１３ レジスタ群Ａ（Ａ１ …Ａｎ ）１４ レジ
スタ群Ｂ（Ｂ１ …Ｂｎ ）１５ 複数の比較器 １６ クロック制御回路 １７ リードデータレジスタ ａ リードアドレス ｂ 検出信号 ｃ クロック ｄ リードデータ
スタ群Ｂ（Ｂ１ …Ｂｎ ）１５ 複数の比較器 １６ クロック制御回路 １７ リードデータレジスタ ａ リードアドレス ｂ 検出信号 ｃ クロック ｄ リードデータ
Claims (2)
- 【請求項１】 ＦＷを格納する制御記憶と、前記制御
記憶のリードアドレスを格納するリードアドレスレジス
タと、前記ＦＷの停止アドレスの範囲を設定する２つの
レジスタ群Ａ（Ａ１ …Ａｎ ）、Ｂ（Ｂ１ …Ｂｎ
）と、前記リードアドレスレジスタの値が前記レジスタ
群のＡｎ の値とＢｎ の値の示す範囲内である事を検
出する複数の比較器と、前記複数の比較器のいずれかの
検出信号を受取ると前記ＦＷの実行を停止するクロック
制御回路とを有することを特徴とするプログラム制御回
路。 - 【請求項２】 ＦＷを格納する制御記憶と、前記制御
記憶のリードアドレスを格納するリードアドレスレジス
タと、前記ＦＷの停止アドレスを格納する複数の停止ア
ドレスレジスタと、前記リードアドレスレジスタの値と
前記複数の停止アドレスレジスタの値の一致を検出する
複数の比較器と、前記複数の比較器のいずれか１つの一
致信号を受取ると前記ＦＷの実行を停止するクロック制
御回路とを有することを特徴とするプログラム制御回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3035113A JPH04255037A (ja) | 1991-02-06 | 1991-02-06 | プログラム制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3035113A JPH04255037A (ja) | 1991-02-06 | 1991-02-06 | プログラム制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04255037A true JPH04255037A (ja) | 1992-09-10 |
Family
ID=12432879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3035113A Pending JPH04255037A (ja) | 1991-02-06 | 1991-02-06 | プログラム制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04255037A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7040541B2 (en) * | 1996-09-05 | 2006-05-09 | Symbol Technologies, Inc. | Portable shopping and order fulfillment system |
| US7063263B2 (en) | 1996-09-05 | 2006-06-20 | Symbol Technologies, Inc. | Consumer interactive shopping system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS506746U (ja) * | 1973-05-17 | 1975-01-23 |
-
1991
- 1991-02-06 JP JP3035113A patent/JPH04255037A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS506746U (ja) * | 1973-05-17 | 1975-01-23 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7040541B2 (en) * | 1996-09-05 | 2006-05-09 | Symbol Technologies, Inc. | Portable shopping and order fulfillment system |
| US7063263B2 (en) | 1996-09-05 | 2006-06-20 | Symbol Technologies, Inc. | Consumer interactive shopping system |
| US7195157B2 (en) | 1996-09-05 | 2007-03-27 | Symbol Technologies, Inc. | Consumer interactive shopping system |
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