JPH04256189A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH04256189A JPH04256189A JP3018053A JP1805391A JPH04256189A JP H04256189 A JPH04256189 A JP H04256189A JP 3018053 A JP3018053 A JP 3018053A JP 1805391 A JP1805391 A JP 1805391A JP H04256189 A JPH04256189 A JP H04256189A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- external memory
- state
- key
- microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000011159 matrix material Substances 0.000 claims abstract description 14
- 230000006870 function Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Input From Keyboards Or The Like (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特に、外部メモリ制御ならびにキー・マトリクス
に対する処理とを、同一端子を介して時分割にて処理す
るマイクロコンピュータに関する。
関し、特に、外部メモリ制御ならびにキー・マトリクス
に対する処理とを、同一端子を介して時分割にて処理す
るマイクロコンピュータに関する。
【０００２】
【従来の技術】従来のマイクロコンピュータにおける外
部メモリに対する制御に関しては、図３に示される構成
において、外部メモリ７のアドレスを選択するための端
子Ａ９と、外部メモリ７の選択されたアドレスに対して
データを書込む場合、あるいは外部メモリ７に格納され
ているデータを読出す場合に使用される端子Ｂ１０とは
、それぞれ別個の端子としてマイクロコンピュータ６内
に設けられている。従って、外部メモリ７に対してアク
セスする時点においては、常時、端子Ａ９および端子Ｂ
１０は、共に外部メモリ７に接続されて占有されている
ため、キー・マトリクス８を含めてシステムを構成する
場合には、端子Ａ９および端子Ｂ１０の他に、キー・マ
トリクス８に対応するための端子Ｃ１１が必要となる。
部メモリに対する制御に関しては、図３に示される構成
において、外部メモリ７のアドレスを選択するための端
子Ａ９と、外部メモリ７の選択されたアドレスに対して
データを書込む場合、あるいは外部メモリ７に格納され
ているデータを読出す場合に使用される端子Ｂ１０とは
、それぞれ別個の端子としてマイクロコンピュータ６内
に設けられている。従って、外部メモリ７に対してアク
セスする時点においては、常時、端子Ａ９および端子Ｂ
１０は、共に外部メモリ７に接続されて占有されている
ため、キー・マトリクス８を含めてシステムを構成する
場合には、端子Ａ９および端子Ｂ１０の他に、キー・マ
トリクス８に対応するための端子Ｃ１１が必要となる。
【０００３】次に、動作について、図４（ａ）、（ｂ）
および（ｃ）のタイミング図を参照して説明する。図４
（ａ）、（ｂ）および（ｃ）において、図４（ａ）は、
外部メモリ７に設けられているＣＳ（チップ・セレクト
）またはＣＥ（チップ・イネーブル）端子における状態
を示しており、図４（ｂ）は、マイクロコンピュータ６
に設けられている端子Ａ９または端子Ｂ１０における状
態を示し、図（ｃ）は、マイクロコンピュータ６に設け
られている端子Ｃ１１の状態を示している。
および（ｃ）のタイミング図を参照して説明する。図４
（ａ）、（ｂ）および（ｃ）において、図４（ａ）は、
外部メモリ７に設けられているＣＳ（チップ・セレクト
）またはＣＥ（チップ・イネーブル）端子における状態
を示しており、図４（ｂ）は、マイクロコンピュータ６
に設けられている端子Ａ９または端子Ｂ１０における状
態を示し、図（ｃ）は、マイクロコンピュータ６に設け
られている端子Ｃ１１の状態を示している。
【０００４】キー・マトリクス８を含めてシステムを構
成する場合には、マイクロコンピュータ６より外部メモ
リ７をアクセスする際に、外部メモリ７を選択するＣＳ
（チップ・セレクト）またはＣＥ（チップ・イネーブル
）端子をアクティブ状態にした後に（図４（ａ）の２０
５の状態）、アドレス線１０３およびデータ線１０４を
介して、端子Ａ９および端子Ｂ１０を用い、データの書
込み／読出しの処理が行われている（図４（ｂ）の２０
６の状態）。また、キー・マトリクス８を含めてシステ
ムを構成する場合には、別の端子Ｃ１１により、所定の
タイミングにおいて処理が行われる（図４（ｃ）の２０
７の状態）。
成する場合には、マイクロコンピュータ６より外部メモ
リ７をアクセスする際に、外部メモリ７を選択するＣＳ
（チップ・セレクト）またはＣＥ（チップ・イネーブル
）端子をアクティブ状態にした後に（図４（ａ）の２０
５の状態）、アドレス線１０３およびデータ線１０４を
介して、端子Ａ９および端子Ｂ１０を用い、データの書
込み／読出しの処理が行われている（図４（ｂ）の２０
６の状態）。また、キー・マトリクス８を含めてシステ
ムを構成する場合には、別の端子Ｃ１１により、所定の
タイミングにおいて処理が行われる（図４（ｃ）の２０
７の状態）。
【０００５】
【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータにおいては、外部メモリに対する制御時
において、当該外部メモリに対するアクセス時には、ア
ドレス選択用の端子Ａ９と、データ入出力用の端子Ｂ１
０が、外部メモリ用として占有されるため、キー・マト
リクスを含めてシステムを構成する場合に、端子Ｂ１０
をキー・ソースおよびキー・リターン信号用の端子とし
て使用することができず、他の端子Ｃ１１を必要とする
結果となり、端子数の増大を招来して、その増加分に対
応して実装面積も増加し、マイクロコンピュータ自体の
信頼性の低下にかかわってくるという欠点がある。
ロコンピュータにおいては、外部メモリに対する制御時
において、当該外部メモリに対するアクセス時には、ア
ドレス選択用の端子Ａ９と、データ入出力用の端子Ｂ１
０が、外部メモリ用として占有されるため、キー・マト
リクスを含めてシステムを構成する場合に、端子Ｂ１０
をキー・ソースおよびキー・リターン信号用の端子とし
て使用することができず、他の端子Ｃ１１を必要とする
結果となり、端子数の増大を招来して、その増加分に対
応して実装面積も増加し、マイクロコンピュータ自体の
信頼性の低下にかかわってくるという欠点がある。
【０００６】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、外部メモリに対する制御用として使用するこ
とのできる機能と、キー・マトリクスを構成するための
キー・ソースおよびキー・リターン信号の入出力用とし
て使用することのできる機能と、を時分割的に切分けて
利用することのできる端子を備えて構成される。
ュータは、外部メモリに対する制御用として使用するこ
とのできる機能と、キー・マトリクスを構成するための
キー・ソースおよびキー・リターン信号の入出力用とし
て使用することのできる機能と、を時分割的に切分けて
利用することのできる端子を備えて構成される。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、外部メモ
リ２およびキー・マトリクス３に対応して、端子Ａ４と
、端子Ｂ５とを備えて構成される。また、図２（ａ）お
よび（ｂ）は、本実施例に対応するタイミング図であり
、図２（ａ）は、外部メモリ２に設けられているＣＳ（
チップ・セレクト）またはＣＥ（チップ・イネーブル）
端子における状態を示しており、図２（ｂ）は、マイク
ロコンピュータ１に設けられている端子Ｂ５における状
態を示している。
である。図１に示されるように、本実施例は、外部メモ
リ２およびキー・マトリクス３に対応して、端子Ａ４と
、端子Ｂ５とを備えて構成される。また、図２（ａ）お
よび（ｂ）は、本実施例に対応するタイミング図であり
、図２（ａ）は、外部メモリ２に設けられているＣＳ（
チップ・セレクト）またはＣＥ（チップ・イネーブル）
端子における状態を示しており、図２（ｂ）は、マイク
ロコンピュータ１に設けられている端子Ｂ５における状
態を示している。
【０００９】図１において、外部メモリ２をアクセスす
る場合には、外部メモリ２に設けられているＣＳ（チッ
プ・セレクト）またはＣＥ（チップ・イネーブル）端子
（図示せず）をアクティブ状態にした後（図２（ａ）の
２０１の状態）、外部メモリ２のアドレスを選択する端
子Ａ４より、アドレス線お１０１を介してアドレスが出
力されて外部メモリ２に送られる。また、マイクロコン
ピュータ１と外部メモリ２との間のデータの授受に関し
ては、端子Ｂ５を用いて、データ線１０２を介して行わ
れる（図２（ｂ）の２０３の状態）。
る場合には、外部メモリ２に設けられているＣＳ（チッ
プ・セレクト）またはＣＥ（チップ・イネーブル）端子
（図示せず）をアクティブ状態にした後（図２（ａ）の
２０１の状態）、外部メモリ２のアドレスを選択する端
子Ａ４より、アドレス線お１０１を介してアドレスが出
力されて外部メモリ２に送られる。また、マイクロコン
ピュータ１と外部メモリ２との間のデータの授受に関し
ては、端子Ｂ５を用いて、データ線１０２を介して行わ
れる（図２（ｂ）の２０３の状態）。
【００１０】また、キー・マトリクス３との対応におい
て、キー・ソースおよびキー・リターン信号の入出力用
として端子Ｂ５を使用する場合には、外部メモリ２にお
ける前記ＣＳ（チップ・セレクト）またはＣＥ（チップ
・イネーブル）端子をインアクティブにすることにより
（図２（ａ）の２０２の状態）、外部メモリ２における
入力状態を非選択、出力状態をハイ・インピーダンス状
態として、外部メモリ２に対するアクセスが不可能な状
態にすることにより、時分割的に、端子Ｂ５によってキ
ー・マトリクスを含むシステムを構成することが可能と
なる（図２の２０４の状態）。
て、キー・ソースおよびキー・リターン信号の入出力用
として端子Ｂ５を使用する場合には、外部メモリ２にお
ける前記ＣＳ（チップ・セレクト）またはＣＥ（チップ
・イネーブル）端子をインアクティブにすることにより
（図２（ａ）の２０２の状態）、外部メモリ２における
入力状態を非選択、出力状態をハイ・インピーダンス状
態として、外部メモリ２に対するアクセスが不可能な状
態にすることにより、時分割的に、端子Ｂ５によってキ
ー・マトリクスを含むシステムを構成することが可能と
なる（図２の２０４の状態）。
【００１１】
【発明の効果】以上説明したように、本発明は、外部メ
モリに対する制御用の端子を、キー・マトリクスを構成
するために、キー・ソースおよびキー・リターン信号の
入出力用として時分割的に共用することができるため、
端子数が削減され、実装面積が縮小化されるとともに、
信頼性が維持されるという効果がある。
モリに対する制御用の端子を、キー・マトリクスを構成
するために、キー・ソースおよびキー・リターン信号の
入出力用として時分割的に共用することができるため、
端子数が削減され、実装面積が縮小化されるとともに、
信頼性が維持されるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の実施例における動作の一例を示すタイ
ミング図である。
ミング図である。
【図３】従来例を示すブロック図である。
【図４】従来例における動作の一例を示すタイミング図
である。
である。
１，６ マイクロコンピュータ
２，７ 外部メモリ
３，８ キー・マトリクス
４，９ 端子Ａ
５，１０ 端子Ｂ
１１ 端子Ｃ
Claims (1)
- 【請求項１】 外部メモリに対する制御用として使用
することのできる機能と、キー・マトリクスを構成する
ためのキー・ソースおよびキー・リターン信号の入出力
用として使用することのできる機能と、を時分割的に切
分けて利用することのできる端子を備えることを特徴と
するマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3018053A JPH04256189A (ja) | 1991-02-08 | 1991-02-08 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3018053A JPH04256189A (ja) | 1991-02-08 | 1991-02-08 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04256189A true JPH04256189A (ja) | 1992-09-10 |
Family
ID=11960957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3018053A Pending JPH04256189A (ja) | 1991-02-08 | 1991-02-08 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04256189A (ja) |
-
1991
- 1991-02-08 JP JP3018053A patent/JPH04256189A/ja active Pending
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