JPH073749B2 - デュアルポートｒａｍ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデュアルポートRAMに関する。

〔従来の技術〕

デュアルポートRAMは、独立した２つのポートからアク
セスが可能なRAM（ランダムアクセスメモリ）である。
２つのポートが同時にこのRAMをアクセスするアドレス
が異なる限り、どちらもアクセスを持たされることはな
い。アクセスされるアドレスが同じ場合には、どちらか
が待たされる。

従来、この種のデュアルポートRAMは、CPUと通信コント
ローラのような周辺コントローラとの間に位置し、両者
との間でのデータのやりとりの中間バッファとして使用
されてきた（Integrated Device Technology CMOS DUAL
PORT RAM IDT7132 S/IDT7132L 1985 参照）。

第４図は従来のデュアルポートRAMを用いて構成された
システムの一例を示すブロック図である。

このシステムは、ホストプロセッサ1100と、ホストシス
テムからコマンドを与えられて動作する周辺コントロー
ラ1200と、デュアルポートRAM1000と、アドレスバッフ
ァ1800と、データバッファ1900と、バッファ1800とバッ
ファ1900との出力や方向を制御するバッファ制御回路20
00と、ペリフェラル側のバス獲得権を制御するバスアー
ビタ1300と、ホストプロセッサ1100からペリフェラル側
のバス獲得を要求するバス要求信号1101と、ペリフェラ
ル側のバスを獲得できたことを知らせるバス応答信号13
01と、ホスト側のアドレスバス1400と、データバス1500
と、ペリフェラル側のアドレスバス1600、データバス17
00で構成されている。

このシステムにおいて、ホストプロセッサ1100から周辺
コントローラ1200にコマンドを書き込む場合を考える。

ホストプロセッサ1100は、まず、ペリフェラル側のバス
を獲得するために、バスアービター1300に対してバス要
求信号1101を発行する。バスアービター1300は、ペリフ
ェラル側のバスをホストプロセッサ1100に与えてよいと
なると、ホストプロセッサ1100にバス応答信号1301を返
す。ホストプロセッサ1100はバス応答信号1301を受け
て、周辺コントローラ1200へコマンドの書込みを始め
る。ホストプロセッサ1100は、アドレス周辺コントロー
ラ1200へ書込むデータと図示していないライト信号とを
出す。バッファ制御回路2000は、これらの信号を解釈し
て、アドレスバッファ1800の出力を許可し、さらにデー
タバッファ1900のデータの流れる方向とデータの出力と
をコントロールする。アドレスはアドレスバス1400から
アドレスバッファ1800を通過してアドレスバス1600へ抜
け、データはデータバス1500からデータバッファ1900を
通過してデータバス1700へ抜けて、周辺コントローラ12
00へのデータが書込まれる。

〔発明が解決しようとする問題点〕

上述した従来のデュアルポートRAMは、これを用いてシ
ステムを構成すると、デュアルポートRAM内をデータが
通過できないため、例えば一方のポートにつながってい
るホストプロセッサからもう一方のポートにつながって
いるI/Oにアクセスしたい場合、間に外付けのバッファ
およびそれらのバッファを制御する回路を置かなければ
ならないという欠点がある。

〔問題点を解決するための手段〕

本発明のデュアルポートRAMは、 アドレスバスとデータバスとリード／ライト信号入力端
子とチップセレクト信号入力端子と出力イネーブル信号
入力端子とをそれぞれ独立に有する第1,第２のポート
と、 通過要求信号入力端子と、 通過許可信号出力端子と、 バス要求信号出力端子と、 バス応答信号入力端子と、 チップセレクト信号がアクティブでリード信号が入力さ
れたとき内部アドレスバス上のアドレスで示されるデー
タが読出されて内部データバス上に出力し、チップセレ
クト信号がアクティブでライト信号が入力したとき内部
データバス上のデータが内部アドレスバス上のアドレス
に書込まれるメモリと、 チップセレクト信号がアクティブでリード信号が入力さ
れ、アウトプットイネーブル信号がアクティブのとき、
第１のポートのアドレスバス上のアドレスを内部アドレ
スバスへ、内部データバス上のデータを第１のポートの
データバスへ通過させ、チップセレクト信号がアクティ
ブでライト信号が入力され、アウトプットイネーブル信
号がインアクティブのとき、第１のポートのアドレスバ
ス上のアドレスを内部アドレスバスへ、第１のポートの
データバス上のデータを内部データバスへ通過させ、ラ
イト信号が入力し、チップセレクト信号がインアクティ
ブで通過制御信号が第１の論理レベルのとき第１のポー
トのアドレスバス上のアドレスを内部アドレスバスへ、
第１のポートのデータバス上のデータを内部アドレスバ
スへ通過させ、リード信号が入力し、チップセレクト信
号がインアクティブで通過制御信号が第２の論理レベル
のとき第１のポートのアドレスバス上のアドレスを内部
アドレスバスへ、内部アドレスバス上のアドレスを第１
のポートのデータバスへ通過させる第１のデータ選択回
路と、 チップセレクト信号がアクティブでリード信号が入力さ
れ、アウトプットイネーブル信号がアクティブのとき、
第２のポートのアドレスバス上のアドレスを内部アドレ
スバスへ、内部データバス上のデータを第２のポートの
データバスへ通させ、チップセレクト信号がアクティブ
でライト信号が入力され、アウトプットイネーブル信号
がインアクティブのとき、第２のポートのアドレスバス
上のアドレスを内部アドレスバスへ、第２のポートのデ
ータバス上のデータを内部データバスへ通過させ、チッ
プセレクト信号がインアクティブで通過制御信号が第１
の論理レベルのとき内部アドレスバス上のアドレスを第
２のポートのアドレスバスへ、内部データバス上のデー
タを第２のポートのデータバスへ通過させ、チップセレ
クト信号がインアクティブで通過制御信号が第２の論理
レベルのとき内部アドレスバス上のアドレスを第２のポ
ートのアドレスバスへ、第２のポートのデータバス上の
データを内部データバスへ通過させる第２のデータ選択
回路と、 ライト信号と、メモリに対してリード／ライトを行なわ
ず内部データバスを介して第１のポートのデータバスと
第２のポートのデータバス間をデータを通過させること
を要求する通過要求信号が入力すると、第２のポートの
アドレスバスとデータバスに接続されたバスの使用を要
求するバス要求信号をバス要求信号出力端子より外部へ
出力し、それに対してバスの使用を許可するバス応答信
号がバス応答信号入力端子から入力すると第１のデータ
選択回路に第１の論理レベルの第１の通過制御信号を出
力し、第２のデータ選択回路に第１の論理レベルの第２
の通過制御信号を出力し、リード信号と前記通過要求信
号が入力し、前記バス要求を出力して前記バス応答信号
が入力すると第１のデータ選択回路に第２の論理レベル
の第１の通過制御信号を出力し、第２のデータ選択回路
に第１の論理レベルの第２の通過制御信号を出力する通
過制御回路とを有している。

〔作用〕

本発明は、デュアルポートRAM内部を通して、独立した
２つのポートの一方のデータおよびアドレスをもう一方
のポートへ通過させる機能をデュアルポートRAMに持た
せたものである。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第２図は本発明のデュアルポートRAMを用いて構成され
たシステムの一実施例のブロック図である。図左側がホ
スト側、図右側がペリフェラル側である。

このシステムは、デュアルポートRAM100と、ホストプロ
セッサ200と、周辺コントローラ300と、バスアービター
400と、ホスト側のアドレスバス210、データバス220
と、ペリフェラル側のアドレスバス310、データバス320
とで構成されている。

ホストプロセッサ200は、デュアルポートRAM100に対し
てリード／ライト信号202、チップセレクト信号203、ア
ウトプットイネーブル信号204を出力し、またデュアル
ポートRAM100を介して周辺コントローラ300に対してデ
ータのリード／ライトを行なう場合、通過要求信号201
を出力する。同様に、周辺コントローラ300は、デュア
ルポートRAM100に対してリード／ライト信号302、チッ
プセレクト信号303、アウトプットイネーブル信号304を
出力する。デュアルポートRAM100はアドレスバス115、
データバス116によりホスト側のアドレスバス210、デー
タバス220とそれぞれ接続され、アドレスバス117、デー
タバス118によりペリフェラル側のアドレスバス310、デ
ータバス320とそれぞれ接続されている。

第１図は第２図中のデュアルポートRAM100のブロック図
である。

アンド回路105（107）はチップセレクト信号203（303）
とリード／ライト信号202（302）の各反転信号の論理積
をとる。リード／ライト信号203（303）はリード動作の
ときハイレベル、ライト動作のときロウレベルとなる。
メモリ101はデュアルポートRAM100内の記憶回路部分
で、アンド回路105（107）によりリード／ライト動作を
制御される。内部アドレスバス109、内部データバス110
はメモリ101とデータ選択回路102,103を接続するバスで
ある。通過制御回路104は、ホストプロセッサ200から通
過要求信号201とリード／ライト信号202を入力し、デュ
アルポートRAM100内を通過させることを要求する通過要
求信号201がアクティブになると、バス要求信号114をバ
スアービター400に出力し、バスアービター400からペリ
フェラル側のバスが獲得できたことを示すバス応答信号
401を入力すると、通過許可信号113をホストプロセッサ
200へ出力した後、リード／ライト信号202がロウレベル
であれば通過制御信号111,112をそれぞれハイレベル、
ロウレベルにしてデータ選択回路111,112にそれぞれ出
力し、リード／ライト信号202がハイレベルであれば通
過制御信号111,112をそれぞれロウレベル、ハイレベル
にしてデータ選択回路102,103へ出力する。データ選択
回路102,103はそれぞれホスト側、ペリフェラル側のア
ドレスやデータを選択する回路で、データ選択回路102
はアドレスバス115、データバス116、内部アドレスバス
109、内部データバス110と接続され、データ選択回路10
3はアドレスバス117、データバス118、内部アドレスバ
ス109、内部データバス110に接続されている。データ選
択回路102（103）はアンド回路105,106（107,108）の出
力がともにハイレベルのときアドレスバス115（117）上
のアドレスを内部アドレスバス109へ通過させ、内部デ
ータバス110上のデータをデータバス116（118）へ通過
させ、アンド回路105（107）の出力がロウレベルでアン
ド回路106（108）の出力がハイレベルのときアドレスバ
ス115（117）上のアドレスを内部アドレスバス109へ通
過させ、データバス116（118）上のデータを内部データ
バス110へ通過させ、またアンド回路106（108）の出力
がロウレベルで通過制御信号111（112）のハイレベルの
とき、データバス116（内部データバス110）上のデータ
を内部データバス110（データバス118）へ出力し、アン
ド回路106（108）の出力がロウレベルで通過制御信号11
1（112）がロウレベル（ハイレベル）のときデータバス
118（内部データバス110）上のデータを内部データバス
110（データバス116）へ通過させる。なお、アンド回路
106（108）の出力がロウレベルのとき、通過制御信号11
1（112）の論理レベルのいかんに拘わらず、データ選択
回路102はアドレスバス115上のアドレスを内部アドレス
バス109へ通過させ、データ選択回路103は内部アドレス
バス109上のアドレスをアドレスバス117へ通過させる。

次に、本実施例の動作を説明する。

（１）まず、デュアルポートRAMとしての通常の動作を
説明する。

ホストプロセッサ200側からのメモリリード動作を行な
う場合、ホストプロセッサ200側からリード／ライト信
号202をハイレベルに設定し、チップセレクト信号203、
アウトプットイネーブル信号204をアクティブにする。
これら３つの信号によってデータ選択回路102が制御さ
れ、アドレスバス115から入力されたアドレスが内部ア
ドレスバス109を介してメモリ101をアクセスする。メモ
リ101もリード／ライト信号202とチップセレクト信号20
3で制御されて、アクセスされた番地のデータを内部デ
ータバス110に出力する。リード／ライト信号202、チッ
プセレクト信号203、アウトプットイネーブル信号204に
制御されたデータ選択回路100は、このデータをデータ
バス116にのせる。

次に、ホストプロセッサ200側からのメモリライト導作
を行なう場合、ホストプロセッサ200側からリード／ラ
イト信号202をロウレベルに設定し、チップセレクト信
号203をアクティブに、アウトプットイネーブル信号204
をインアクティブにする。これら３つの信号によってデ
ータ選択回路102が制御され、アドレスバス115から入力
されたアドレスが内部アドレスバス109を介してメモリ1
01をアクセスする。また、データ選択回路102はデータ
バス116から入力されたデータを内部データバス110に出
力する。リード／ライト信号202とチップセレクト信号2
03で制御されたメモリ101は、内部データバス110にのせ
られたデータを取込む。

以上、ホストプロセッサ200側からの動作のみを説明し
たが、ペリフェラル側でも同様な動作が行なわれる。そ
の場合には、リード／ライト信号302、チップセレクト
信号303、アウトプットイネーブル信号304がデータ選択
回路103とメモリ101を制御し、メモリ101のアクセスは
アドレスバス310,117、内部アドレスバス109、データバ
ス320、118、内部データバス110を使って行なわれる。

（２）次にホストプロセッサ200が周辺コントローラ300
にデータを書込むときの動作を説明する。ホストプロセ
ッサ200は通過要求信号201をアクティブにし、リード／
ライト信号202をロウレベルにする。このとき、チップ
セレクト信号203はインアクティブにしておく。通過制
御回路104は通過要求信号201とリード／ライト信号202
とを受け、ペリフェラル側のバスアービター400に対し
てバス要求信号114を出す。バスアービター400は、ペリ
フェラル側のバス要求を調整して、アドレスバス310と
データバス320とを以下に説明する動作に開放してよい
となると、通過制御回路104に対してバス応答信号401を
返す。通過制御回路104はバス応答信号401を受けると、
データ選択回路102に対して通過制御信号111をハイレベ
ル、データ選択回路103に対して通過制御信号112をロウ
レベルにしてそれぞれ返す。また、通過制御回路104
は、ホストプロセッサ200に対して通過許可信号113を返
す。ホストプロセッサ200は、通過許可信号113を受ける
と、アドレスバス210に周辺コントローラ300を指すアド
レスを、データバス220に周辺コントローラ300へ書込み
たいデータを出力する。通過制御信号111を受けたデー
タ選択回路102はアドレスバス210のアドレスを内部アド
レスバス109へ、データバス116のデータを内部データバ
ス110へ通過させる。一方、データ選択回路103は通過制
御信号112を受けて、内部アドレスバス109上のアドレス
をアドレスバス117へ、内部データバス110上のデータバ
ス118へ通す。チップセレクト信号303がインアクティブ
でメモリ101はアクセスされないので、メモリ101の内部
は影響を受けない。このようにして、ホストプロセッサ
200が出力したアドレスとデータは、ペリフェラル側の
アドレスバス310とデータバス320上に通過させられる。
このとき、ホストプロセッサ200からは、周辺コントロ
ーラ300に対して、図示していないチップセレクト信号
やライト信号が出されていて、データの書込みが行なわ
れる。

（３）次に、ホストプロセッサ200が周辺コントローラ3
00からデータを読出すときの動作を説明する。ホストプ
ロセッサ200は通過要求信号201をアクティブにし、リー
ド／ライト信号202をハイレベルにする。このとき、チ
ップセレクト信号203はインアクティブにしておく。通
過制御回路104は通過要求信号201とリード／ライト信号
202とを受け、ペリフェラル側のバスアービター400に対
してバス要求信号114を出す。バスアービター400は、ペ
リフェラル側のバス要求を調整して、アドレスバス310
とデータバス320とを以下に説明する動作に開放してよ
いとなると、通過制御回路104に対してバス応答信号401
を返す。通過制御回路104はバス応答信号401を受ける
と、データ選択回路102に対して通過制御信号111をロウ
レベル、データ選択回路103に対して通過制御信号112を
ハイレベルにしてそれぞれ返す。また、通過制御回路10
4は、ホストプロセッサ200に対して通過許可信号113を
返す。ホストプロセッサ200は通過許可信号113を受ける
と、アドレスバス210に周辺コントローラ300を指すアド
レスを出力する。通過制御信号111を受けたデータ選択
回路102はアドレスバス210のアドレスを内部アドレスバ
ス109へ通過させる。データ選択回路103も通過制御信号
112を受けて、内部アドレスバス109上のアドレスをアド
レスバス310へ通す。チップセレクト信号303がインアク
ティブでメモリ101はアクセスされないので、メモリ101
の内容は影響を受けない。このようにして、ホストプロ
セッサ200が出力したアドレスはペリフェラル側のアド
レスバス310上に通過させられる。このとき、ホストプ
ロセッサ200からは周辺コントローラ300に対して、図示
していないチップセレクト信号やリード信号が出されて
いて、データの読出しが行なわれる。データバス320に
のせられたデータはデータバス118を介してデータ選択
回路103に入る。通過制御信号112に制御されたデータ選
択回路103は、データを内部データバス110に通し、通過
制御信号111に制御されたデータ選択回路102は、通って
きたデータをデータバス116へ通す。このようにして、
ホストプロセッサ200は周辺コントローラ300からデータ
を読出す。

第３図は本発明のデュアルポートRAMを用いて構成され
たシステムの他の実施例のブロック図である。同図にお
いて、左側をＡ側、右側をＢ側と呼ぶ。本実施例では、
ホスト側、ペリフェラル側という区別はない。ホストプ
ロセッサ200AはＡ側のホストプロセッサ、ホストプロセ
ッサ200BはＢ側のホストプロセッサ、メモリ600AはＡ側
のメモリシステム、メモリ600BはＢ側のメモリシステ
ム、バスアービター700AはＢ側のバス獲得権を制御する
回路、バスアービター700BはＡ側のバス獲得権を制御す
る回路である。アドレスバス810,910はそれぞれはＡ側
のアドレスバス、データバス、データバス820,920はそ
れぞれＡ側、Ｂ側のデータバスである。通過制御回路50
5は、デュアルポートRAM500の中にあって、アドレスや
データの通過を指示する回路である。通過要求信号201
はＡ側からアドレスやデータの通過を要求する信号であ
る。バス要求信号502は、本発明によるデュアルポートR
AM500側からバス獲得を要求する信号である。バス応答
信号702は、Ｂ側のバスを獲得できたことを通過制御回
路505に知らせる信号である。通過許可信号503は、ホス
トプロセッサ200AにＢ側のバスが獲得できたことを知ら
せる信号である。通過要求信号202は、Ｂ側からアドレ
スやデータの通過を要求する信号である。バス要求信号
504は、デュアルポートRAM500からＡ側のバス獲得を要
求する信号である。バス応答信号701は、Ａ側のバスを
獲得できたことを通過制御回路504に知らせる信号であ
る。通過許可信号503は、ホストプロセッサ200Aに、Ｂ
側のバスが獲得できたことを知らせる信号である。

本実施例では、通過制御が双方向について行なわれるの
で、ホストプロセッサ200Aからメモリ600Bをアクセスす
ることも、ホストプロセッサ200Aからメモリ600Aをアク
セスすることも対等であるという利点がある。

〔発明の効果〕

以上説明したように本発明は、デュアルポートRAM内部
を通通して、独立した２つのポートの一方のデータおよ
びアドレスをもう一方のポートへ通過させることによ
り、バッファやバッファ制御回路といった外付けの回路
が不要になり、デュアルポートRAMを用いたシステムの
構成が簡略化されるという効果がある。

【図面の簡単な説明】

第１図は本発明のデュアルポートRAMの一実施例のブロ
ック図、第２図、第３図は本発明のデュアルポートRAM
を用いて構成されたシステムの一例を示す図、第４図は
従来のデュアルポートRAMを用いて構成されたシステム
の一例を示す図である。 100……デュアルポートRAM、 101……メモリ、 102,103……データ選択回路、 104……通過制御回路、 105〜108……アンド回路、 109……内部アドレスバス、 110……内部データバス、 111,112……通過制御信号、 113……通過許可信号、 114……バス要求信号、 115,117……アドレスバス、 116,118……データバス、 200,200A,200B……ホストプロセッサ、 201……通過要求信号、 202,302……リード／ライト信号、 203,303……チップセレクト信号、 204,304……アウトプットイネーブル信号、 210,310……アドレスバス、 220,320……データバス、 300……周辺コントローラ、 400……バスアービター、 401……バス応答信号、 500……デュアルポートRAM、 501,502……バス要求信号、 503,504……通過許可信号、 505……通過制御回路、 600A,600B……メモリシステム、 700A,700B……バスアービター、 810,910……アドレスバス、 820,920……データバス。

Claims (1)

【特許請求の範囲】
1. 【請求項１】アドレスバスとデータバスとリード／ライ
   ト信号入力端子とチップセレクト信号入力端子と出力イ
   ネーブル信号入力端子とをそれぞれ独立に有する第1,第
   ２のポートと、 通過要求信号入力端子と、 通過許可信号出力端子と、 バス要求信号出力端子と、 バス応答信号入力端子と、 チップセレクト信号がアクティブでリード信号が入力さ
   れたとき内部アドレスバス上のアドレスで示されるデー
   タが読出されて内部データバス上に出力し、チップセレ
   クト信号がアクティブでライト信号が入力したとき内部
   データバス上のデータが内部アドレスバス上のアドレス
   に書込まれるメモリと、 チップセレクト信号がアクティブでリード信号が入力さ
   れ、アウトプットイネーブル信号がアクティブのとき、
   第１のポートのアドレスバス上のアドレスを内部アドレ
   スバスへ、内部データバス上のデータを第１のポートの
   データバスへ通過させ、チップセレクト信号がアクティ
   ブでライト信号が入力され、アウトプットイネーブル信
   号がインアクティブのとき、第１のポートのアドレスバ
   ス上のアドレスを内部アドレスバスへ、第１のポートの
   データバス上のデータを内部データバスへ通過させ、ラ
   イト信号が入力し、チップセレクト信号がインアクティ
   ブで通過制御信号が第１の論理レベルのとき第１のポー
   トのアドレスバス上のアドレスを内部アドレスバスへ、
   第１のポートのデータバス上のデータを内部アドレスバ
   スへ通過させ、リード信号が入力し、チップセレクト信
   号がインアクティブで通過制御信号が第２の論理レベル
   のとき第１のポートのアドレスバス上のアドレスを内部
   アドレスバスへ、内部アドレスバス上のアドレスを第１
   のポートのデータバスへ通過させる第１のデータ選択回
   路と、 チップセレクト信号がアクティブでリード信号が入力さ
   れ、アウトプットイネーブル信号がアクティブのとき、
   第２のポートのアドレスバス上のアドレスを内部アドレ
   スバスへ、内部データバス上のデータを第２のポートの
   データバスへ通過させ、チップセレクト信号がアクティ
   ブでライト信号が入力され、アウトプットイネーブル信
   号がインアクティブのとき、第２のポートのアドレスバ
   ス上のアドレスを内部アドレスバスへ、第２のポートの
   データバス上のデータを内部データバスへ通過させ、チ
   ップセレクト信号がインアクティブで通過制御信号が第
   １の論理レベルのとき内部アドレスバス上のアドレスを
   第２のポートのアドレスバスへ、内部データバス上のデ
   ータを第２のポートのデータバスへ通過させ、チップセ
   レクト信号がインアクティブで通過制御信号が第２の論
   理レベルのとき内部アドレスバス上のアドレスを第２の
   ポートのアドレスバスへ、第２のポートのデータバス上
   のデータを内部データバスへ通過させる第２のデータ選
   択回路と、 ライト信号と、メモリに対してリード／ライトを行なわ
   ず内部データバスを介して第１のポートのデータバスと
   第２のポートのデータバス間をデータを通過させること
   を要求する通過要求信号が入力すると、第２のポートの
   アドレスバスとデータバスに接続されたバスの使用を要
   求するバス要求信号をバス要求信号出力端子より外部へ
   出力し、それに対してバスの使用を許可するバス応答信
   号がバス応答信号入力端子から入力すると第１のデータ
   選択回路に第１の論理レベルの第１の通過制御信号を出
   力し、第２のデータ選択回路に第１の論理レベルの第２
   の通過制御信号を出力し、リード信号と前記通過要求信
   号が入力し、前記バス要求を出力して前記バス応答信号
   が入力すると第１のデータ選択回路に第２の論理レベル
   の第１の通過制御信号を出力し、第２のデータ選択回路
   に第１の論理レベルの第２の通過制御信号を出力する通
   過制御回路とを有するデュアルポートRAM。