JPH04256219A - フェーズ・ロックド・ループ装置 - Google Patents
フェーズ・ロックド・ループ装置Info
- Publication number
- JPH04256219A JPH04256219A JP3017721A JP1772191A JPH04256219A JP H04256219 A JPH04256219 A JP H04256219A JP 3017721 A JP3017721 A JP 3017721A JP 1772191 A JP1772191 A JP 1772191A JP H04256219 A JPH04256219 A JP H04256219A
- Authority
- JP
- Japan
- Prior art keywords
- gain
- phase
- low
- read data
- normal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims description 6
- 238000001514 detection method Methods 0.000 claims description 4
- 238000000034 method Methods 0.000 claims 1
- 230000002950 deficient Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 14
- 230000007547 defect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はフェーズ・ロックド・ル
ープ装置に関し、特に情報記録再生装置のフェーズ・ロ
ックド・ループ装置に関する。
ープ装置に関し、特に情報記録再生装置のフェーズ・ロ
ックド・ループ装置に関する。
【０００２】
【従来の技術】従来、この種のフェーズ・ロックド・ル
ープ装置は、リードデータとリードクロックとを位相比
較する位相比較器と、位相比較器の位相比較結果である
位相誤差信号を加算する位相誤差加算器と、位相誤差加
算器により加算された位相誤差信号である位相誤差加算
信号の高周波成分を除去し系全体の応答速度を決定する
ループフィルタと、発振中心周波数電圧に前記ループフ
ィルタにより高周波成分が除去された位相誤差加算信号
である位相誤差電圧を加算しその電圧に見合った周波数
で発振する電圧制御発振器とを有して、電圧制御発振器
の発振クロックであるリードクロックが再び位相比較器
にフィードバックされる構成となっている。
ープ装置は、リードデータとリードクロックとを位相比
較する位相比較器と、位相比較器の位相比較結果である
位相誤差信号を加算する位相誤差加算器と、位相誤差加
算器により加算された位相誤差信号である位相誤差加算
信号の高周波成分を除去し系全体の応答速度を決定する
ループフィルタと、発振中心周波数電圧に前記ループフ
ィルタにより高周波成分が除去された位相誤差加算信号
である位相誤差電圧を加算しその電圧に見合った周波数
で発振する電圧制御発振器とを有して、電圧制御発振器
の発振クロックであるリードクロックが再び位相比較器
にフィードバックされる構成となっている。
【０００３】
【発明が解決しようとする課題】上述した従来のフェー
ズ・ロックド・ループ装置では、リードデータが媒体欠
陥や何等かの要因でノイズ成分を含んだり、パルスがシ
フトしたり欠落した場合においても、応答速度を決定す
るループフィルタは通常（正常リードデータ）のゲイン
でリードデータに追従するので、リードデータが急激に
正常に戻っても追従できなかったり、追従できるまでに
回復したとしてもその間（欠陥区間）のリードデータ情
報量とリードクロックの数とが合わなく、その後の正常
リードデータにおいてもその状態が伝播して書き込んだ
データが復元できなくなるという問題点がある。
ズ・ロックド・ループ装置では、リードデータが媒体欠
陥や何等かの要因でノイズ成分を含んだり、パルスがシ
フトしたり欠落した場合においても、応答速度を決定す
るループフィルタは通常（正常リードデータ）のゲイン
でリードデータに追従するので、リードデータが急激に
正常に戻っても追従できなかったり、追従できるまでに
回復したとしてもその間（欠陥区間）のリードデータ情
報量とリードクロックの数とが合わなく、その後の正常
リードデータにおいてもその状態が伝播して書き込んだ
データが復元できなくなるという問題点がある。
【０００４】
【課題を解決するための手段】本発明のフェーズ・ロッ
クド・ループ装置はリードデータとリードクロックとを
位相比較する位相比較器と、この位相比較器の位相比較
結果である位相誤差信号を加算する位相誤差加算器と、
この位相誤差加算器により加算された位相誤差信号であ
る位相誤差加算信号の高周波成分を除去し系全体の応答
速度を決定するループフィルタと、発振中心周波数電圧
に前記ループフィルタにより高周波成分を除去された前
記位相誤差加算信号である位相誤差電圧を加算しその電
圧に見合った周波数で発振する電圧制御発振器と、この
電圧制御発振器の発振クロックである前記リードクロッ
クが再び前記位相比較器にフィードバックされるフェー
ズ・ロックド・ループ装置において、前記フェーズ・ロ
ックド・ループ装置を乱す要因となる前記リードデータ
のビットシフト検出であるウィンドチェックと前記リー
ドデータの欠落検出であるバーストチェックとを行うチ
ェック回路を有し、前記系全体の応答速度を決定する前
記ループフィルタに正常の前記リードデータに通常の応
答速度で追従するための通常ゲインであるノーマルゲイ
ンと不正の前記リードデータに低い応答速度で追従する
ための低ゲインであるローゲインとの２つのロックゲイ
ン・モードを備え、前記チェック回路の結果により前記
２つのロックゲインを切り換える切り換え手段を有し、
ビットシフトや欠落を含む不正リードデータの場合は欠
落区間のゲインを下げて追従しにくくし、前記不正リー
ドデータによるフェーズ・ロックド・ループの乱れを最
小限におさえて常に正常なリードクロックを生成し、前
記ループフィルタは前記ノーマルゲインと前記ローゲイ
ンとの２つのローパスフィルタと、前記ノーマルゲイン
と前記ローゲインとを切り換えるアナログスイッチとを
有して構成し、前記アナログスイッチによって前記２つ
のローパスフィルタを切り換えることにより前記ループ
フィルタのロックゲイン・モードの切り換えを行い、ま
たは前記ループフィルタは前記ノーマルゲインと前記ロ
ーゲインとの２つのインピーダンスを備えるローパスフ
ィルタと、前記アナログスイッチとを有して構成し、前
記アナログスイッチによって前記２つのインピーダンス
を切り換えを行い、または前記ループフィルタを構成す
るローパスフィルタのゲインが出力側インピーダンス÷
入力側インピーダンスで表されるとき、前記入力側イン
ピーダンスを前記アナログスイッチによって前記出力側
インピーダンスより高インピーダンス素子に切り換えて
前記ゲインを下げ、または前記ループフィルタを構成す
るローパスフィルタのゲインが前記出力側インピーダン
ス÷前記入力側インピーダンスで表されるとき、前記出
力側インピーダンスを前記アナログスイッチによって前
記入力側インピーダンスより低インピーダンス素子に切
り換えて前記ゲインを下げている。
クド・ループ装置はリードデータとリードクロックとを
位相比較する位相比較器と、この位相比較器の位相比較
結果である位相誤差信号を加算する位相誤差加算器と、
この位相誤差加算器により加算された位相誤差信号であ
る位相誤差加算信号の高周波成分を除去し系全体の応答
速度を決定するループフィルタと、発振中心周波数電圧
に前記ループフィルタにより高周波成分を除去された前
記位相誤差加算信号である位相誤差電圧を加算しその電
圧に見合った周波数で発振する電圧制御発振器と、この
電圧制御発振器の発振クロックである前記リードクロッ
クが再び前記位相比較器にフィードバックされるフェー
ズ・ロックド・ループ装置において、前記フェーズ・ロ
ックド・ループ装置を乱す要因となる前記リードデータ
のビットシフト検出であるウィンドチェックと前記リー
ドデータの欠落検出であるバーストチェックとを行うチ
ェック回路を有し、前記系全体の応答速度を決定する前
記ループフィルタに正常の前記リードデータに通常の応
答速度で追従するための通常ゲインであるノーマルゲイ
ンと不正の前記リードデータに低い応答速度で追従する
ための低ゲインであるローゲインとの２つのロックゲイ
ン・モードを備え、前記チェック回路の結果により前記
２つのロックゲインを切り換える切り換え手段を有し、
ビットシフトや欠落を含む不正リードデータの場合は欠
落区間のゲインを下げて追従しにくくし、前記不正リー
ドデータによるフェーズ・ロックド・ループの乱れを最
小限におさえて常に正常なリードクロックを生成し、前
記ループフィルタは前記ノーマルゲインと前記ローゲイ
ンとの２つのローパスフィルタと、前記ノーマルゲイン
と前記ローゲインとを切り換えるアナログスイッチとを
有して構成し、前記アナログスイッチによって前記２つ
のローパスフィルタを切り換えることにより前記ループ
フィルタのロックゲイン・モードの切り換えを行い、ま
たは前記ループフィルタは前記ノーマルゲインと前記ロ
ーゲインとの２つのインピーダンスを備えるローパスフ
ィルタと、前記アナログスイッチとを有して構成し、前
記アナログスイッチによって前記２つのインピーダンス
を切り換えを行い、または前記ループフィルタを構成す
るローパスフィルタのゲインが出力側インピーダンス÷
入力側インピーダンスで表されるとき、前記入力側イン
ピーダンスを前記アナログスイッチによって前記出力側
インピーダンスより高インピーダンス素子に切り換えて
前記ゲインを下げ、または前記ループフィルタを構成す
るローパスフィルタのゲインが前記出力側インピーダン
ス÷前記入力側インピーダンスで表されるとき、前記出
力側インピーダンスを前記アナログスイッチによって前
記入力側インピーダンスより低インピーダンス素子に切
り換えて前記ゲインを下げている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
るあ。
るあ。
【０００６】図１は本発明の第１の実施例を示すブロッ
ク図、図２は図１に示す本第１の実施例におけるチェッ
ク回路を示すブロック図、図３は図１に示す本第１の実
施例の動作を示すタイミング図である。
ク図、図２は図１に示す本第１の実施例におけるチェッ
ク回路を示すブロック図、図３は図１に示す本第１の実
施例の動作を示すタイミング図である。
【０００７】図１，図２において、本第１の実施例のフ
ェーズ・ロックド・ループ装置は、リードデータＡとリ
ードクロックＦとを位相比較する位相比較器１と、位相
比較器１の位相比較結果である位相誤差信号を加算する
位相誤差加算器２と、位相誤差加算器２により加算され
た位相誤差信号である位相誤差加算信号Ｄの高周波成分
を除去し系全体の応答速度を決定するループフィルタ３
と、発振中心周波数電圧にループフィルタ３により高周
波成分を除去された位相誤差加算信号である位相誤差電
圧Ｅを加算しその電圧に見合った周波数で発振する電圧
制御発振器４と、電圧制御発振器４の発振クロックであ
るリードクロックＦが再び位相比較器１にフィードバッ
クされ、リードデータＡの品質をチェックするチェック
回路５とを有して構成し、チェック回路５は本第１の実
施例のフェーズ・ロックド・ループ装置を乱す要因とな
るリードデータＡのビットシフト検出であるウィンドチ
ェック回路６と、リードデータＡの欠落を検出するバー
ストチェック回路７と、ウィンドチェック回路６からの
ウィンドチェック信号Ｈかまたはバーストチェック回路
７からのバーストチェック信号Ｉをゲイン切り換え信号
ＧとするＯＲゲート８とを有して構成している。
ェーズ・ロックド・ループ装置は、リードデータＡとリ
ードクロックＦとを位相比較する位相比較器１と、位相
比較器１の位相比較結果である位相誤差信号を加算する
位相誤差加算器２と、位相誤差加算器２により加算され
た位相誤差信号である位相誤差加算信号Ｄの高周波成分
を除去し系全体の応答速度を決定するループフィルタ３
と、発振中心周波数電圧にループフィルタ３により高周
波成分を除去された位相誤差加算信号である位相誤差電
圧Ｅを加算しその電圧に見合った周波数で発振する電圧
制御発振器４と、電圧制御発振器４の発振クロックであ
るリードクロックＦが再び位相比較器１にフィードバッ
クされ、リードデータＡの品質をチェックするチェック
回路５とを有して構成し、チェック回路５は本第１の実
施例のフェーズ・ロックド・ループ装置を乱す要因とな
るリードデータＡのビットシフト検出であるウィンドチ
ェック回路６と、リードデータＡの欠落を検出するバー
ストチェック回路７と、ウィンドチェック回路６からの
ウィンドチェック信号Ｈかまたはバーストチェック回路
７からのバーストチェック信号Ｉをゲイン切り換え信号
ＧとするＯＲゲート８とを有して構成している。
【０００８】次に、本第１の実施例の動作について、図
１，図２および図３を用いて説明する。
１，図２および図３を用いて説明する。
【０００９】位相比較器１によりリードデータＡとリー
ドクロックＦとを位相比較して進み側，遅れ側の位相誤
差信号Ｂ，Ｃを出力し、位相誤差加算器２は進み側，遅
れ側の位相誤差信号Ｂ，Ｃを加算して位相誤差加算信号
Ｄを出力し、ループフィルタ３は位相誤差加算信号Ｄの
高周波成分を取り除き位相誤差電圧Ｅを出力し、電圧制
御発振器４は内部に持つ発振中心周波数電圧に位相誤差
電圧Ｅを加算しその電圧に比例するリードクロックＦを
出力し、リードクロックＦは位相比較器１へフィードバ
ックして再び同様な動作が繰り返し行われ、チェック回
路５はリードデータＡの品質をチェックし欠陥があった
時にゲイン切り換え信号Ｇを出力し、ループフィルタ３
に転送する。
ドクロックＦとを位相比較して進み側，遅れ側の位相誤
差信号Ｂ，Ｃを出力し、位相誤差加算器２は進み側，遅
れ側の位相誤差信号Ｂ，Ｃを加算して位相誤差加算信号
Ｄを出力し、ループフィルタ３は位相誤差加算信号Ｄの
高周波成分を取り除き位相誤差電圧Ｅを出力し、電圧制
御発振器４は内部に持つ発振中心周波数電圧に位相誤差
電圧Ｅを加算しその電圧に比例するリードクロックＦを
出力し、リードクロックＦは位相比較器１へフィードバ
ックして再び同様な動作が繰り返し行われ、チェック回
路５はリードデータＡの品質をチェックし欠陥があった
時にゲイン切り換え信号Ｇを出力し、ループフィルタ３
に転送する。
【００１０】ここでチェック回路５はリードデータＡの
ノイズやビットシフトなどの不正データを検知した時に
ウィンドチェック信号Ｈを出力するウィドチェック回路
６と、リードデータＡのデータ欠落を検知した時にバー
ストチェック信号Ｉを出力するバーストチェック回路７
とにより構成され、ウィンドチェック信号Ｈとバースト
チェック信号ＩはＯＲゲート８により加算されてゲイン
切り換え信号Ｇが出力される。
ノイズやビットシフトなどの不正データを検知した時に
ウィンドチェック信号Ｈを出力するウィドチェック回路
６と、リードデータＡのデータ欠落を検知した時にバー
ストチェック信号Ｉを出力するバーストチェック回路７
とにより構成され、ウィンドチェック信号Ｈとバースト
チェック信号ＩはＯＲゲート８により加算されてゲイン
切り換え信号Ｇが出力される。
【００１１】一方、本第１の実施例のフェーズ・ロック
ド・ループ装置の系全体の応答速度を支配的に決定する
のはループルィルタ３のもつゲインであり、このゲイン
が高いほどリードデータＡの変動に追従しやすく、ゲイ
ンが低いほどリードデータＡの変動に追従しにくいので
あるから、ループフィルタ３に正常リードデータＡに通
常の応答速度で追従するための通常ゲインであるノーマ
ルゲイン（ＮＧ）と不正リードデータに低い応答速度で
追従するための通常ゲインよりも低いゲインであるロー
ゲイン（ＬＧ）の２つのロックゲイン・モードを設けて
、チェック回路５によりリードデータＡの品質をチェッ
クしてウィンドエラーやバーストエラーを検出した時に
出力されるゲイン切り換え信号Ｇによりループフィルタ
３のゲインをノーマルゲイン（ＮＧ）モードからローゲ
イン（ＬＧ）モードに切り換えて追従するのを抑制する
。
ド・ループ装置の系全体の応答速度を支配的に決定する
のはループルィルタ３のもつゲインであり、このゲイン
が高いほどリードデータＡの変動に追従しやすく、ゲイ
ンが低いほどリードデータＡの変動に追従しにくいので
あるから、ループフィルタ３に正常リードデータＡに通
常の応答速度で追従するための通常ゲインであるノーマ
ルゲイン（ＮＧ）と不正リードデータに低い応答速度で
追従するための通常ゲインよりも低いゲインであるロー
ゲイン（ＬＧ）の２つのロックゲイン・モードを設けて
、チェック回路５によりリードデータＡの品質をチェッ
クしてウィンドエラーやバーストエラーを検出した時に
出力されるゲイン切り換え信号Ｇによりループフィルタ
３のゲインをノーマルゲイン（ＮＧ）モードからローゲ
イン（ＬＧ）モードに切り換えて追従するのを抑制する
。
【００１２】図３において、リードデータＡ中にウィン
ドエラー発生箇所とバーストエラー発生箇所があるとす
ると、ウィンドエラーチェック信号ＨはリードデータＡ
中のウィンドエラー発生箇所でレベル・ハイ（Ｈ）をも
ってウィンドエラーを検出する。また、バーストチェッ
ク信号ＩはリードデータＡ中バーストエラー発生箇所で
レベル・ハイ（Ｈ）をもってバーストエラーを検出する
。ゲイン切り換え信号Ｇはウィンドエラーもしくはバー
ストエラー発生箇所でレベル・ハイ（Ｈ）をもってリー
ドデータＡ中に不正リードデータを検出する。ループフ
ィルタ３はゲイン切り換え信号Ｇがレベル・ロー（Ｌ）
のときノーマルゲイン（ＮＧ）モードとなり、またゲイ
ン切り換え信号Ｇがレベル・ハイ（Ｈ）のときローゲイ
ン（ＬＧ）モードとなる。
ドエラー発生箇所とバーストエラー発生箇所があるとす
ると、ウィンドエラーチェック信号ＨはリードデータＡ
中のウィンドエラー発生箇所でレベル・ハイ（Ｈ）をも
ってウィンドエラーを検出する。また、バーストチェッ
ク信号ＩはリードデータＡ中バーストエラー発生箇所で
レベル・ハイ（Ｈ）をもってバーストエラーを検出する
。ゲイン切り換え信号Ｇはウィンドエラーもしくはバー
ストエラー発生箇所でレベル・ハイ（Ｈ）をもってリー
ドデータＡ中に不正リードデータを検出する。ループフ
ィルタ３はゲイン切り換え信号Ｇがレベル・ロー（Ｌ）
のときノーマルゲイン（ＮＧ）モードとなり、またゲイ
ン切り換え信号Ｇがレベル・ハイ（Ｈ）のときローゲイ
ン（ＬＧ）モードとなる。
【００１３】図４は本発明の第２の実施例におけるルー
プフィルタのブロック図である。
プフィルタのブロック図である。
【００１４】図４において、本第２の実施例におけるル
ープフィルタ３ａは正常のリートデータＡに通常の応答
速度で追従するための通常ゲインであるノーマルゲイン
（ＮＧ）を出力するノーマルゲイン・ローパスフィルタ
（以下ＬＰＦ ＮＧ）９と、不正のリードデータに低
い応答速度で追従するための通常のゲインよりも低いゲ
インであるローゲイン（ＬＧ）を出力するローゲイン・
ローパスフィルタ（ＬＰＦ ＬＧ）１０と、図１に示
すチェック回路５からのゲイン切り換え信号ＧによりＬ
ＰＦ ＮＧ９からの信号またはＬＰＦ ＬＧ１０か
らの信号に切り換え制御されるアナログスイッチ１１と
を有し、本第２の実施例は図１に示す第１の実施例の中
のループフィルタ３の代りに図４に示すループフィルタ
３ａを使用した構成になっている。
ープフィルタ３ａは正常のリートデータＡに通常の応答
速度で追従するための通常ゲインであるノーマルゲイン
（ＮＧ）を出力するノーマルゲイン・ローパスフィルタ
（以下ＬＰＦ ＮＧ）９と、不正のリードデータに低
い応答速度で追従するための通常のゲインよりも低いゲ
インであるローゲイン（ＬＧ）を出力するローゲイン・
ローパスフィルタ（ＬＰＦ ＬＧ）１０と、図１に示
すチェック回路５からのゲイン切り換え信号ＧによりＬ
ＰＦ ＮＧ９からの信号またはＬＰＦ ＬＧ１０か
らの信号に切り換え制御されるアナログスイッチ１１と
を有し、本第２の実施例は図１に示す第１の実施例の中
のループフィルタ３の代りに図４に示すループフィルタ
３ａを使用した構成になっている。
【００１５】本第２の実施例では、ゲイン切り換え信号
Ｇによりアナログスイッチ１１はＬＰＦ ＮＧ９によ
るＮＧモードかＬＰＦ ＬＧ１０によるＬＧモードこ
を切り換えることができる。
Ｇによりアナログスイッチ１１はＬＰＦ ＮＧ９によ
るＮＧモードかＬＰＦ ＬＧ１０によるＬＧモードこ
を切り換えることができる。
【００１６】図５は本発明の第３の実施例におけるルー
プフィルタを構成するローパスフィルタのブロック図で
ある。
プフィルタを構成するローパスフィルタのブロック図で
ある。
【００１７】図５において、本発明の第３の実施例にお
けるループフィルタはオペアンプ（ＯＰＡ）１４と、入
力側インピーダンス（ＺＩ）１２，出力側インピーダン
ス（ＺＯ）１３とにより実現されるローパスフィルタを
有して構成され、またそのゲインがＧ＝ＺＯ／ＺＩ（Ｚ
Ｉは入力側インピーダンス（ＺＩ）１２，ＺＯは出力側
インピーダンス（ＺＯ）１３）で表されるとき、ローゲ
イン（ＬＧ）モードにおいて入力側インピーダンス（Ｚ
Ｉ）１２をノーマルゲイン（ＮＧ）・モードのときより
も上げるか、もしくは出力側インピーダンス（ＺＯ）１
３をノーマルゲイン（ＮＧ）・モードのときよりも下げ
てゲインを切り換えることができる。
けるループフィルタはオペアンプ（ＯＰＡ）１４と、入
力側インピーダンス（ＺＩ）１２，出力側インピーダン
ス（ＺＯ）１３とにより実現されるローパスフィルタを
有して構成され、またそのゲインがＧ＝ＺＯ／ＺＩ（Ｚ
Ｉは入力側インピーダンス（ＺＩ）１２，ＺＯは出力側
インピーダンス（ＺＯ）１３）で表されるとき、ローゲ
イン（ＬＧ）モードにおいて入力側インピーダンス（Ｚ
Ｉ）１２をノーマルゲイン（ＮＧ）・モードのときより
も上げるか、もしくは出力側インピーダンス（ＺＯ）１
３をノーマルゲイン（ＮＧ）・モードのときよりも下げ
てゲインを切り換えることができる。
【００１８】なお、本第３の実施例は図１に示す第１の
実施例の中のループフィルタ３に図５に示すローパスフ
ィルタを含むループフィルタを使用した構成となってい
る。
実施例の中のループフィルタ３に図５に示すローパスフ
ィルタを含むループフィルタを使用した構成となってい
る。
【００１９】図６は本発明の第４の実施例におけるルー
プフィルタのブロック図である。
プフィルタのブロック図である。
【００２０】図６において、本第４の実施例におけるル
ープフィルタ３ｂは入力側ノーマルインピーダンス（Ｚ
ＩＮ）１５と、入力側ローインピーダンス（ＺＩＬ）１
６と、アナログスイッチ１１と、出力側インピーダンス
（ＺＯ）１３と、オペアンプ（ＯＰＡ）１４とを有して
構成し、本第４の実施例は図１に示す第１の実施例の中
のループフィルタ３の代りに図６に示すループフィルタ
３ｂが使用された構成となっている。
ープフィルタ３ｂは入力側ノーマルインピーダンス（Ｚ
ＩＮ）１５と、入力側ローインピーダンス（ＺＩＬ）１
６と、アナログスイッチ１１と、出力側インピーダンス
（ＺＯ）１３と、オペアンプ（ＯＰＡ）１４とを有して
構成し、本第４の実施例は図１に示す第１の実施例の中
のループフィルタ３の代りに図６に示すループフィルタ
３ｂが使用された構成となっている。
【００２１】本第４の実施例では、入力側ノーマルイン
ピーダンス（ＺＩＮ）１５よりも入力側ローインピーダ
ンス（ＺＩＬ）１６が高いとすると、ゲイン切り換え信
号Ｇにより切り換え制御されるアナログスイッチ１１に
より入力側ノーマルインピーダンス（ＺＩＮ）１５が選
択されたときは、ループフィルタ３ｂのゲインはＧＮ＝
ＺＯ／ＺＩＮとなり、また入力側ローインピーダンス（
ＺＩＬ）１６が選択されたときはループフィルタ３ｂの
ゲインはＧＬ＝ＺＯ／ＺＩＮとなってＧＮ＞ＧＬのゲイ
ン切り換えが実現できる。
ピーダンス（ＺＩＮ）１５よりも入力側ローインピーダ
ンス（ＺＩＬ）１６が高いとすると、ゲイン切り換え信
号Ｇにより切り換え制御されるアナログスイッチ１１に
より入力側ノーマルインピーダンス（ＺＩＮ）１５が選
択されたときは、ループフィルタ３ｂのゲインはＧＮ＝
ＺＯ／ＺＩＮとなり、また入力側ローインピーダンス（
ＺＩＬ）１６が選択されたときはループフィルタ３ｂの
ゲインはＧＬ＝ＺＯ／ＺＩＮとなってＧＮ＞ＧＬのゲイ
ン切り換えが実現できる。
【００２２】図７は本発明の第５の実施例におけるルー
プフィルタのブロック図である。
プフィルタのブロック図である。
【００２３】図７において、本第５の実施例におけるル
ープフィルタ３ｃは入力側インピーダンス（ＺＩ）１２
と、出力側ノーマルインピーダンス（ＺＯＮ）１７と、
出力側ローインピーダンス（ＺＯＬ）１８と、オペアン
プ（ＯＰＡ）１４と、アナログスイッチ１１とを有して
構成し、本第５の実施例は図１に示す第１の実施例の中
のループフィルタ３の代りに図６に示すループフィルタ
３ｃが使用された構成となっている。
ープフィルタ３ｃは入力側インピーダンス（ＺＩ）１２
と、出力側ノーマルインピーダンス（ＺＯＮ）１７と、
出力側ローインピーダンス（ＺＯＬ）１８と、オペアン
プ（ＯＰＡ）１４と、アナログスイッチ１１とを有して
構成し、本第５の実施例は図１に示す第１の実施例の中
のループフィルタ３の代りに図６に示すループフィルタ
３ｃが使用された構成となっている。
【００２４】本第５の実施例では出力側ノーマルインピ
ーダンス（ＺＯＮ）１７よりも出力側ローインピーダン
ス（ＺＯＬ）１８が低いとすると、ゲイン切り換え信号
Ｇにより切り換え制御されるアナログスイッチ１１によ
り出力側ノーマルインピーダンス（ＺＯＮ）１７が選択
されたときはループフィルタ３ｃのゲインはＧＮ＝ＺＯ
Ｎ／ＺＩとなり、また出力側ローインピーダンス（ＺＯ
Ｌ）１８が選択されたときはループフィルタ３ｃのゲイ
ンはＧＬ＝ＺＯＬ／ＺＩとなってＧＮ＞ＧＬのゲイン切
り換えが実現できる。
ーダンス（ＺＯＮ）１７よりも出力側ローインピーダン
ス（ＺＯＬ）１８が低いとすると、ゲイン切り換え信号
Ｇにより切り換え制御されるアナログスイッチ１１によ
り出力側ノーマルインピーダンス（ＺＯＮ）１７が選択
されたときはループフィルタ３ｃのゲインはＧＮ＝ＺＯ
Ｎ／ＺＩとなり、また出力側ローインピーダンス（ＺＯ
Ｌ）１８が選択されたときはループフィルタ３ｃのゲイ
ンはＧＬ＝ＺＯＬ／ＺＩとなってＧＮ＞ＧＬのゲイン切
り換えが実現できる。
【００２５】
【発明の効果】以上説明したように本発明は、リードデ
ータが媒体欠陥などによりノイズ成分を含んだりパルス
がシフトしたり欠落した場合にはその間（欠陥区間）だ
け応答速度を決定するループフィルタのゲインを下げて
リードデータに追従するので、リードデータが急激に正
常に戻っても追従できなかったり、追従できるまでに回
復したとしてもその間（欠陥区間）のリードデータ情報
量とリードクロックの数とが合わなく、その後の正常リ
ードデータにおいてもその状態が伝播して書き込んだデ
ータが復元できなくなるという問題点がなくなり、常に
安定したフェーズ・ロックド・ループ回路動作を実現す
ることができる効果がある。
ータが媒体欠陥などによりノイズ成分を含んだりパルス
がシフトしたり欠落した場合にはその間（欠陥区間）だ
け応答速度を決定するループフィルタのゲインを下げて
リードデータに追従するので、リードデータが急激に正
常に戻っても追従できなかったり、追従できるまでに回
復したとしてもその間（欠陥区間）のリードデータ情報
量とリードクロックの数とが合わなく、その後の正常リ
ードデータにおいてもその状態が伝播して書き込んだデ
ータが復元できなくなるという問題点がなくなり、常に
安定したフェーズ・ロックド・ループ回路動作を実現す
ることができる効果がある。
【図１】本発明の第１の実施例を示すブロック図である
。
。
【図２】図１に示す本第１の実施例におけるチェック回
路を示すブロック図である。
路を示すブロック図である。
【図３】図１に示す本第１の実施例の動作を示すタイミ
ング図である。
ング図である。
【図４】本発明の第２の実施例におけるループフィルタ
のブロック図である。
のブロック図である。
【図５】本発明の第３の実施例におけるループフィルタ
を構成するローパスフィルタのブロック図である。
を構成するローパスフィルタのブロック図である。
【図６】本発明の第４の実施例におけるループフィルタ
のブロック図である。
のブロック図である。
【図７】本発明の第５の実施例におけるループフィルタ
のブロック図である。
のブロック図である。
１ 位相比較器
２ 位相誤差加算器
３ ループフィルタ
４ 電圧制御発振器
５ チュック回路
６ ウィンドチェック回路
７ バーストチェック回路
８ ＯＲゲート
９ ノーマルゲイン・ローパスフィルタ（ＬＰＦ
ＮＧ） １０ ローゲイン・ローパスフィルタ（ＬＰＦ
ＬＧ） １１ アナログスイッチ １２ 入力側インピーダンス（ＺＩ）１３
出力側インピーダンス（ＺＯ）１４ オペアン
プ（ＯＰＡ） １５ 入力側ノーマルインピーダンス（ＺＩＮ）
１６ 入力側ローインピーダンス（ＺＩＬ）１７
出力側ノーマルインピーダンス（ＺＯＮ）１８
出力側ローインピーダンス（ＺＯＬ）Ａ
リードデータ Ｂ 進み側位相比較信号 Ｃ 遅れ側位相比較信号 Ｄ 位相誤差加算信号 Ｅ 位相誤差電圧 Ｆ リードクロック Ｇ ゲイン切り換え信号 Ｈ ウィンドチェック信号 Ｉ バーストチェック信号
ＮＧ） １０ ローゲイン・ローパスフィルタ（ＬＰＦ
ＬＧ） １１ アナログスイッチ １２ 入力側インピーダンス（ＺＩ）１３
出力側インピーダンス（ＺＯ）１４ オペアン
プ（ＯＰＡ） １５ 入力側ノーマルインピーダンス（ＺＩＮ）
１６ 入力側ローインピーダンス（ＺＩＬ）１７
出力側ノーマルインピーダンス（ＺＯＮ）１８
出力側ローインピーダンス（ＺＯＬ）Ａ
リードデータ Ｂ 進み側位相比較信号 Ｃ 遅れ側位相比較信号 Ｄ 位相誤差加算信号 Ｅ 位相誤差電圧 Ｆ リードクロック Ｇ ゲイン切り換え信号 Ｈ ウィンドチェック信号 Ｉ バーストチェック信号
Claims (5)
- 【請求項１】 リードデータとリードクロックとを位
相比較する位相比較器と、この位相比較器の位相比較結
果である位相誤差信号を加算する位相誤差加算器と、こ
の位相誤差加算器により加算された位相誤差信号である
位相誤差加算信号の高周波成分を除去し系全体の応答速
度を決定するループフィルタと、発振中心周波数電圧に
前記ループフィルタにより高周波成分を除去された前記
位相誤差加算信号である位相誤差電圧を加算しその電圧
に見合った周波数で発振する電圧制御発振器と、この電
圧制御発振器の発振クロックである前記リードクロック
が再び前記位相比較器にフィードバックされるフェーズ
・ロックド・ループ装置において、前記フェーズ・ロッ
クド・ループ装置を乱す要因となる前記リードデータの
ビットシフト検出であるウィンドチェックと前記リード
データの欠落検出であるバーストチェックとを行うチェ
ック回路を有し、前記系全体の応答速度を決定する前記
ループフィルタに正常の前記リードデータに通常の応答
速度で追従するための通常ゲインであるノーマルゲイン
と不正の前記リードデータに低い応答速度で追従するた
めの低ゲインであるローゲインとの２つのロックゲイン
・モードを備え、前記チェック回路の結果により前記２
つのロックゲインを切り換える切り換え手段を有し、ビ
ットシフトや欠落を含む不正リードデータの場合は欠落
区間のゲインを下げて追従しにくくし、前記不正リード
データによるフェーズ・ロックド・ループの乱れを最小
限におさえて常に正常なリードクロックを生成すること
を特徴とするフェーズ・ロックド・ループ装置。 - 【請求項２】 前記ループフィルタは前記ノーマルゲ
インと前記ローゲインとの２つのローパスフィルタと、
前記ノーマルゲインと前記ローゲインとを切り換えるア
ナログスイッチとを有して構成し、前記アナログスイッ
チによって前記２つのローパスフィルタを切り換えるこ
とにより前記ループフィルタのロックゲイン・モードの
切り換えを行うことを特徴とする請求項１記載のフェー
ズ・ロックド・ループ装置。 - 【請求項３】 前記ループフィルタは前記ノーマルゲ
インと前記ローゲインとの２つのインピーダンスを備え
るローパスフィルタと、前記アナログスイッチとを有し
て構成し、前記アナログスイッチによって前記２つのイ
ンピーダンスを切り換えることにより前記ループフィル
タの前記ロックゲイン・モードの切り換えを行うことを
特徴とする請求項１記載のフェーズ・ロックド・ループ
装置。 - 【請求項４】 前記ループフィルタを構成するローパ
スフィルタのゲインが出力側インピーダンス÷入力側イ
ンピーダンスで表されるとき、前記入力側インピーダン
スを前記アナログスイッチによって前記出力側インピー
ダンスより高インピーダンス素子に切り換えて前記ゲイ
ンを下げることを特徴とする請求項１または２または３
記載のフェーズ・ロックド・ループ装置。 - 【請求項５】 前記ループフィルタを構成するローパ
スフィルタのゲインが前記出力側インピーダンス÷前記
入力側インピーダンスで表されるとき、前記出力側イン
ピーダンスを前記アナログスイッチによって前記入力側
インピーダンスより低インピーダンス素子に切り換えて
前記ゲインを下げることを特徴とする請求項１または２
または３記載のフェーズ・ロックド・ループ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017721A JPH04256219A (ja) | 1991-02-08 | 1991-02-08 | フェーズ・ロックド・ループ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017721A JPH04256219A (ja) | 1991-02-08 | 1991-02-08 | フェーズ・ロックド・ループ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04256219A true JPH04256219A (ja) | 1992-09-10 |
Family
ID=11951616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3017721A Pending JPH04256219A (ja) | 1991-02-08 | 1991-02-08 | フェーズ・ロックド・ループ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04256219A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202871A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 位相同期回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6196571A (ja) * | 1984-10-16 | 1986-05-15 | Pioneer Electronic Corp | 信号読取装置 |
| JPS63234722A (ja) * | 1987-03-24 | 1988-09-30 | Nec Corp | 位相同期回路 |
-
1991
- 1991-02-08 JP JP3017721A patent/JPH04256219A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6196571A (ja) * | 1984-10-16 | 1986-05-15 | Pioneer Electronic Corp | 信号読取装置 |
| JPS63234722A (ja) * | 1987-03-24 | 1988-09-30 | Nec Corp | 位相同期回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202871A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 位相同期回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0663117B1 (en) | Timing recovery circuit for synchronous waveform sampling | |
| US6710951B1 (en) | Phase locked loop employing a fractional frequency synthesizer as a variable oscillator | |
| US5272730A (en) | Digital phase-locked loop filter | |
| US5134528A (en) | Low frequency component restoration circuit for restoring and compensating for a low frequency component lost in a digital signal transmission system | |
| JPS6220178A (ja) | クロツク回復装置 | |
| JPH02154374A (ja) | データ流の変動防止方法、およびその装置 | |
| US6097560A (en) | Reproducing apparatus having clock generator controlled by detected phase-difference and tendency of phase-difference | |
| EP0584727B1 (en) | Automatic clock signal phase adjusting circuit | |
| JPH04256219A (ja) | フェーズ・ロックド・ループ装置 | |
| US5469305A (en) | AC timing asymmetry reduction circuit including summing DC offset voltage with timing signal | |
| JP2973539B2 (ja) | データ再生装置 | |
| JPH04228152A (ja) | 信号処理システムおよびその信号読取方法 | |
| KR100192236B1 (ko) | 디지탈 자기기록 재생장치 | |
| JPS62292018A (ja) | デ−タクロツク再生回路 | |
| KR100214623B1 (ko) | 디스크 재생기의 위상 동기 보상 회로 | |
| JPS60134683A (ja) | 磁気記録再生装置 | |
| JP2004158121A (ja) | データ記憶装置、その補正機構及びデータ読み出し制御方法 | |
| JP3842240B2 (ja) | 磁気記録再生装置 | |
| JP3347536B2 (ja) | 再生装置 | |
| US6031678A (en) | Reproducing apparatus settable in a search reproduction mode from operation in a normal reproduction mode | |
| JPS58212242A (ja) | デイジタル信号伝送におけるクロツク再生回路 | |
| JP2000293805A (ja) | 磁気記録再生装置 | |
| JPH06251303A (ja) | アナログ信号処理回路 | |
| KR980011294A (ko) | 디지탈 데이타 복원장치 | |
| JPS6062241A (ja) | 位相制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970624 |