JPH04256376A - アバランシェホトダイオード及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、光吸収層とアバランシ
ェ降伏を利用した増倍層とを有するリーチスルー型のア
バランシェホトダイオードに関するものである。

【０００２】

【従来の技術】図７は、従来からある一般的なリーチス
ルー型アバランシェホトダイオードの構造を示す断面図
である。このアバランシェホトダイオードは、ｐ＋　型
半導体基板１にｐ−　型エピタキシャル層２を成長し、
その上にアバランシェ電界用のｐ層３とアノードとなる
Ｎ＋　層６が２重拡散によって形成されたｎ＋　ｐｐ−
　ｐ＋　構造を持っている。つまり、アバランシェ降伏
を利用した増倍用ｐ領域３と光吸収用のｐ−　領域２が
互いに分離されており、１００Ｖ前後の動作電圧で空乏
層がリーチスルーして高速高感度の光検出器となる。な
お、符号４及び５はそれぞれガードリング及びチャネル
ストッパを示している。また、図８はこのアバランシェ
ホトダイオードのｎ＋　ｐｐ−　ｐ＋　構造と対応する
電界分布及び不純物濃度分布を示すものであり、同図（
Ａ）は電界分布、同図（Ｂ）はｎ＋　ｐｐ−　ｐ＋　構
造、同図（Ｃ）は不純物濃度分布をそれぞれ示している
。

【０００３】

【発明が解決しようとする課題】この従来型のアバラン
シェホトダイオードにおいては、ｐ−　型エピタキシャ
ル層２の比抵抗を十分に高くすることができない。これ
は、低抵抗ｐ＋　半導体基板からの不純物の外方拡散に
起因する。具体的には、２００Ωｃｍ程度が限界で通常
は１００Ωｃｍ前後の値が採用される。そのため、空乏
層をｐ＋　半導体基板１までリーチスルーさせるために
は、上述したように１００Ｖ前後の印加電圧を必要とす
る。１００Ｖの電圧供給は、電源の安定化の困難性、処
理回路等の関連システムやアバランシェホトダイオード
自身の破壊の危険性等がある。

【０００４】

【課題を解決するための手段】本発明はこのような課題
を解決するためになされたものであり、低抵抗のｐ型半
導体基板と、その上に形成された高抵抗のｐ型光吸収層
と、その上に形成されたｐ型アバランシェ増倍層と、さ
らにその上に形成された低抵抗のｎ型アノード層とを有
するアバランシェホトダイオードにおいて、低抵抗のｐ
型半導体基板と高抵抗ｐ型光吸収層との間にその中間不
純物濃度を持つｐ型キャップ層を設けたものである。さ
らに、ｐ型アバランシェ増倍層と低抵抗ｎ型カソード層
との間にｐ型アバランシェ増倍層よりも不純物濃度の低
いｐ型半導体層と低抵抗ｎ型カソード層よりも不純物濃
度の低いｎ型半導体層を設けることが望ましい。

【０００５】

【作用】ｐ型半導体基板とｐ型光吸収層との間にｐ型キ
ャップ層が存在するので、ｐ型半導体基板からｐ型光吸
収層への不純物拡散を防止できる。そのため、ｐ型光吸
収層の不純物濃度を非常に小さく抑えることができ、リ
ーチスルー電圧の低減化を図ることができる。また、ｐ
型アバランシェ増倍層と低抵抗ｎ型カソード層との間に
ｐ型アバランシェ増倍層よりも不純物濃度の低いｐ型半
導体層を介在させることによりトンネル効果を抑えるこ
とができるため、ｐ型アバランシェ増倍層の不純物濃度
を高めてアバランシェ降伏の低電圧化を図ることができ
る。さらに、低抵抗ｎ型カソード層よりも不純物濃度の
低いｎ型半導体層が存在することで、低抵抗ｎ型アノー
ド層の不純物濃度のバラツキによる最大電界ＥＭＡＸ　
の変動を抑制することができる。

【０００６】

【実施例】図１は本発明の一実施例を示す断面図であり
、図２及び図３はその製造工程を示す図である。はじめ
に、製造工程を説明する。まず、不純物濃度が１０１８
ｃｍ−３以上のｐ＋　型のＳｉ半導体基板１１の裏面全
体にポリシリコン１２（またはＳｉＯ２　）を形成する
（図２（Ａ）参照）。これは、後の工程におけるボロン
不純物の汚染を防止するためである。

【０００７】つぎに、１００Ωｃｍ前後の準高抵抗ｐ−
　層１３を１〜４μｍ程度の厚さにエピタキシャル成長
法により形成する（図２（Ｂ）参照）。この層１３がつ
ぎの高抵抗ｐ−−層１４のためのオートドープ防止用の
キャップ層となる。

【０００８】つぎに、１０００Ωｃｍ前後の非常に高い
比抵抗を持つ不純物濃度が１．２×１０１３ｃｍ−３の
ｐ−−光吸収層１４を１０〜５０μｍの厚さにエピタキ
シャル成長法により形成する（図２（Ｃ）参照）。この
ｐ−−光吸収層１４をエピタキシャル成長させる際に、
ｐ＋　半導体基板１１内の高濃度不純物（ボロン）は、
ｐ−キャップ層１３によって外方拡散が抑えられる。す
なわち、ｐ−−光吸収層１４中へのボロンのオードドー
ピングが起こらない。そのため、ｐ＋　半導体基板１１
上に光吸収層を直接エピタキシャル成長させている従来
のプロセスでは得られない１ＫΩｃｍ以上の高抵抗光吸
収層１４を形成することができる。なお、この層の厚さ
は用途に応じて適宜選択することになるが、たとえば、
光分光特性で８００ｎｍ程度の赤外光を受光する光検出
器とする場合には、３０μｍ程度とする。

【０００９】つぎに、光吸収層１４の表面にＳｉＯ２　
膜１６を形成し、これをパターンニングしたマスクを用
いてボロンのイオン注入を行い、ｐ型アバランシェ増倍
層１５を形成する（図２（Ｄ）参照）。

【００１０】ついで、表面のＳｉＯ２　膜１６を除去し
て比較的高抵抗のｐ−　層１７をエピタキシャル成長法
により形成する。このとき、ｐ型アバランシェ増倍層１
５の拡がりを防止するために低温エピタキシャル成長法
を用いる。このｐ−　層１７の厚みはＡＰＤの動作電圧
により適宜設定し、低電圧化の場合は１μｍ以下の薄い
層となる。引き続き、低温エピタキシャル成長法を用い
て、厚さ１μｍ以下の薄いｎ型層１８を形成する（図３
（Ａ）参照）。

【００１１】その後、このアバランシェホトダイオード
のアノードｎ領域を分離するために、チャネルストッパ
ー用ｐ型層１９をボロンのイオン注入により周辺に形成
する。さらに、ｎ型層１８の表面にｎ＋　アノード層２
０をＡｓ拡散で浅く形成する（図３（Ｂ）参照）。

【００１２】最後に、表面のＳｉＯ２　膜２１にコンタ
クトホールを形成してＡｌのアノード電極２２を形成し
、基板１１の裏面にカソード電極２３を形成してアバラ
ンシェホトダイオード２３を完成する（図１参照）。符
号２４は光遮蔽膜としてのＡｌ膜である。

【００１３】なお、この製造方法ではｐ型アバランシェ
増倍層１５をイオン注入技術により形成しているが、エ
ピタキシャル成長法を用いて形成することもできる。す
なわち、図２（Ｃ）の状態から、ｐ型アバランシェ増倍
層に適した不純物濃度と厚みのエピタキシャル層を光吸
収層１４上に形成した後、受光面領域以外を除去して上
述したイオン注入によるｐ型アバランシェ増倍層１５と
同等の層を形成することができる。エピタキシャル層を
部分的に除去する方法としては、シリコンエッチングで
削りとる方法や、選択酸化によって表面からボロンを吸
い出して不純物濃度を下げてしまう方法等がある。その
後は、図３（Ａ）及び（Ｂ）で説明した方法と同じ方法
を用いることによって、同様のアバランシェホトダイオ
ードを完成させることができる。

【００１４】このようにして得られた本実施例のアバラ
ンシェホトダイオードは、ｎ＋　ｎｐ−　ｐｐ−−ｐ−
　ｐ＋　構造を有することになる。図２はこのアバラン
シェホトダイオードのｎ＋　ｎｐ−　ｐｐ−−ｐ−　ｐ
＋　構造と対応する電界分布及び不純物濃度分布を示す
ものであり、同図（Ａ）は電界分布、同図（Ｂ）はｎ＋
　ｎｐ−　ｐｐ−−ｐ−　ｐ＋　構造、同図（Ｃ）は不
純物濃度分布をそれぞれ示している。

【００１５】つぎに、このように構成されたアバランシ
ェホトダイオードの動作を説明する。可視から赤外（１
１００ｎｍ以下）の光がこのアバランシェホトダイオー
ドに入射されると、ｐ−−光吸収層１４で光の吸収が起
こり、電子・正孔対が発生する。この電子及び正孔は、
外部から与えられた電界によって空乏層を移動し、電子
は強電界のｐ型アバランシェ増倍層１５に注入され、こ
こで増倍作用が生じる。これがリーチスルー型アバラン
シェホトダイオードの動作原理である。この動作原理か
らわかるように、リーチスルー型アバランシェホトダイ
オードはｐ−−光吸収層１４を完全に空乏化することを
基本とするものであり、これにより、キャリアのドリフ
ト走行応答で決まる高速化設計を可能にする。ｐ−−光
吸収層１４を空乏化しない場合、または空乏化が不完全
である場合には、キャリアは拡散で移動することになり
、遅延成分となる。

【００１６】ｎ＋　ｐ接合からの空乏層の延びは、印加
電圧とｐ−−光吸収層１４の比抵抗に依存する。すなわ
ち、空乏層幅Ｗは Ｗ＝α（Ｖ／ＮＡ　）１／２　　　　　　　　　　　　
　　　…（１）で与えられる。ここに、Ｖは印加電圧、
ＮＡ　はｐ−−層の不純物濃度、αは比例定数である。 つまり、不純物濃度ＮＡ　［ｃｍ−３］を下げると、１
／２乗で空乏層幅が拡がることになる。この実施例では
、ｐ−　キャップ層１３を用いて、極めて高抵抗のｐ−
−光吸収層１４の形成を実現しており、そのために、小
さな印加電圧で空乏層が拡がる。比抵抗が１ＫΩｃｍ以
上のｐ−−光吸収層１４を実現した場合、空乏層は５Ｖ
で２５μｍ以上、８Ｖで３０μｍ以上の幅となる。リー
チスルー電圧が８Ｖ足らずであれば、動作電圧を２０〜
３０Ｖ程度で設定することができる。

【００１７】一方、このようなリーチスルー電圧の低電
圧化にともなって、アバランシェ増幅を起こす強電界域
の低電圧化が必要となる。そのためには、強電界発生部
であるｐ型アバランシェ増倍層１５の不純物濃度を上げ
なければならない。しかし、不純物濃度の高いｐｎ接合
の場合、トンネル効果が起ってしまう。このトンネル効
果を防止するために、本実施例では高抵抗のｐ−　層１
７が設けて、ｐｎ接合部の最大電界ＥＭＡＸ　を抑えつ
つ強電界部の幅を広げている。これにより、強電界域の
低電圧化に必要なｐ型アバランシェ増倍層１５での高い
不純物濃度を十分に確保しつつ、トンネル効果及び過剰
雑音を抑えることができる。

【００１８】さらに、空乏層がｐ＋　半導体基板１１に
リーチスルーすると同時に、ｐ−−光吸収層１４で発生
した電子によりｐ型アバランシェ増倍層１５で増倍動作
が生じるようにするためには、一定の印加電圧に対して
最大電界ＥＭＡＸ　が安定的に所望の値になるようにす
ることが必要となる。そのために、本実施例ではｎ＋　
ｐ接合の間に比抵抗が０．１〜１Ωｃｍのｎ型エピタキ
シャル層１８が設けられている。このｎ型エピタキシャ
ル層１８によって、ｎ＋　アノード層２０の不純物濃度
のバラツキによる最大電界ＥＭＡＸ　の変動を抑制して
いる。

【００１９】図５（Ａ）は最大電界ＥＭＡＸ　とｎ＋　
アノード層２０の不純物濃度のバラツキとの関係を示す
ものである。同図において、ｎ＋　アノード層２０が符
号４１〜４３で示すようにばらついたとすると、一定の
印加電圧の下で、特性はそれぞれ実線Ａ１〜Ａ３のよう
に変化する。一方、図５（Ｂ）はｎ型エピタキシャル層
１８に相当する層を持っていない図７に示す従来素子に
おける最大電界ＥＭＡＸ　とｎ＋　アノード層６の不純
物濃度のバラツキとの関係を示しており、特性Ｂ１〜Ｂ
３がそれぞれ不純物バラツキによるｎ＋　アノード層６
の３つの状態５１〜５３に対応している。これらの２つ
の図を比較すると明らかなように、本実施例ではｎ型エ
ピタキシャル層１８が存在するために、最大電界ＥＭＡ
Ｘ　の変動ΔＥＭＡＸ　が著しく小さくなる。つまり、
ｐ型アバランシェ増倍層１５における空乏層電界強度分
布が一定の傾きになり、しかも、ｎ＋　とｐが接してい
ないためにＥＭＡＸ　がｎ＋　のバラツキに影響されず
ほぼ一定となる。そのため、動作電圧の制御性が非常に
高くなる。

【００２０】図６は上述したアバランシェホトダイオー
ドを同一の基板上に複数個設けてアレイ化した例を示す
ものである。このアバランシェホトダイオードアレイの
製造方法は、基本的には上述した単一のアバランシェホ
トダイオードと同じである。

【００２１】

【発明の効果】以上説明したように本発明のアバランシ
ェホトダイオード及びその製造方法によれば、光吸収層
の比抵抗をかなり低くすることができるので、従来のも
のに比較して飛躍的に低い電圧での動作が可能となる。 そのため、電源の安定化が容易となり、他の機能素子や
ＩＣとのモノリシック化も可能となる。また、ｐ型アバ
ランシェ増倍層と低抵抗ｎ型カソード層との間にｐ型ア
バランシェ増倍層よりも不純物濃度の低いｐ型半導体層
と低抵抗ｎ型カソード層よりも不純物濃度の低いｎ型半
導体層を設けたことにより、動作電圧を安定的に制御で
き、トンネル効果及び過剰雑音を防止することができ、
さらに、広い領域で面内の増幅率を均一化することがで
きる。広い領域での増幅率の均一性はアレイ化にとって
非常に有効である。

【図面の簡単な説明】

【図１】本発明の一実施例であるリーチスルー型アバラ
ンシェホトダイオードの構造を示す断面図。

【図２】図１のアバランシェホトダイオードの製造方法
（前半）を示す工程断面図。

【図３】図１のアバランシェホトダイオードの製造方法
（後半）を示す工程断面図。

【図４】図１のアバランシェホトダイオードの電界分布
及び不純物濃度分布を示す図。

【図５】最大電界ＥＭＡＸ　とｎ＋　アノード層２０の
不純物濃度のバラツキとの関係を説明するための図。

【図６】リーチスルー型アバランシェホトダイオードを
アレイ状に配列した例を示す断面図。

【図７】従来のリーチスルー型アバランシェホトダイオ
ードを示す断面図。

【図８】従来のリーチスルー型アバランシェホトダイオ
ードにおける電界分布及び不純物濃度分布を示す図。

【符号の説明】

１１…ｐ＋　型のＳｉ半導体基板 １３…ｐ−　キャップ層 １４…ｐ−−光吸収層 １５…ｐ型アバランシェ増倍層 １７…ｐ−　層 １８…ｎ型層 ２０…ｎ＋　アノード層

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　低抵抗のｐ型半導体基板と、その上に
   形成された高抵抗のｐ型光吸収層と、その上に形成され
   たｐ型アバランシェ増倍層と、さらにその上に形成され
   た低抵抗のｎ型アノード層とを有するアバランシェホト
   ダイオードにおいて、前記低抵抗のｐ型半導体基板と前
   記高抵抗ｐ型光吸収層との間にその中間不純物濃度を持
   つｐ型キャップ層を設けたことを特徴とするアバランシ
   ェホトダイオード。
2. 【請求項２】　　請求項１に記載のアバランシェホトダ
   イオードにおいて、前記ｐ型アバランシェ増倍層と前記
   低抵抗ｎ型カソード層との間に前記ｐ型アバランシェ増
   倍層よりも不純物濃度の低いｐ型半導体層と前記低抵抗
   ｎ型カソード層よりも不純物濃度の低いｎ型半導体層を
   設けたことを特徴とするアバランシェホトダイオード。
3. 【請求項３】請求項２に記載のアバランシェホトダイオ
   ードがｐ型半導体基板を共通にして複数個形成されてい
   ることを特徴とするアバランシェホトダイオードアレイ
   。
4. 【請求項４】低抵抗のｐ型半導体基板と、その上に形成
   された高抵抗のｐ型光吸収層と、その上に形成されたｐ
   型アバランシェ増倍層と、さらにその上に形成された低
   抵抗のｎ型アノード層とを有するアバランシェホトダイ
   オードの製造方法において、前記ｐ型光吸収層の形成は
   、前記ｐ型半導体基板上に中間不純物濃度を持つ薄いｐ
   型キャップ層をエピタキシャル成長した後に高抵抗のｐ
   型層をエピタキシャル成長することにより達成すること
   を特徴とするアバランシェホトダイオードの製造方法。