JPH0425778A - パラレルインターフェイス - Google Patents
パラレルインターフェイスInfo
- Publication number
- JPH0425778A JPH0425778A JP2130971A JP13097190A JPH0425778A JP H0425778 A JPH0425778 A JP H0425778A JP 2130971 A JP2130971 A JP 2130971A JP 13097190 A JP13097190 A JP 13097190A JP H0425778 A JPH0425778 A JP H0425778A
- Authority
- JP
- Japan
- Prior art keywords
- plural
- data
- time
- ics
- data latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は例えばＩＣ試験装置に利用することができる
パラレルインターフェイスに関する。
パラレルインターフェイスに関する。
「従来の技術」
ＩＣ試験装置はハンドラと呼ばれる被試験ＩＣを順次測
定部に送り込んで被試験ＩＣを電気回路に接続する作業
を行なう装置と、ハンドラにおいて測定部に接続された
被試験ＩＣに試験パターン信号を与え、その応答出力が
予め予定した期待値と一致しているか否かを見て被試験
ＩＣが良品であるのか、不良品であるのかを判定するテ
スタ本体とによって構成される。
定部に送り込んで被試験ＩＣを電気回路に接続する作業
を行なう装置と、ハンドラにおいて測定部に接続された
被試験ＩＣに試験パターン信号を与え、その応答出力が
予め予定した期待値と一致しているか否かを見て被試験
ＩＣが良品であるのか、不良品であるのかを判定するテ
スタ本体とによって構成される。
ハンドラは機械装置であるのに対し、テスタ本体は電子
回路装置である。このためハンドラと試験装置本体は離
れて配置され、これら間をケーブルによって接続して信
号の受授を行なっている。
回路装置である。このためハンドラと試験装置本体は離
れて配置され、これら間をケーブルによって接続して信
号の受授を行なっている。
この考案はこの信号の受授を行なうパラレルインターフ
ェイスの改良に関するものである。
ェイスの改良に関するものである。
第３図に従来のＩＣ試験装置に用いられているハラレル
インターフェイスの構成を示す。図中１００はハンドラ
、２００はテスタ本体を示す。
インターフェイスの構成を示す。図中１００はハンドラ
、２００はテスタ本体を示す。
図ではハンドラ１００に設けられるパラレルインターフ
ェイスの構成を示している。従ってこの構成はテスタ本
体２００側にも全く１：１に対応して設けられる。
ェイスの構成を示している。従ってこの構成はテスタ本
体２００側にも全く１：１に対応して設けられる。
ハンドラｌＯＯからテスタ本体２００には第４図Ａに示
すテスト要求信号ＲＱＩ−ＲＱ、が転送される。このテ
スト要求信号ＲＱ、〜ＲＱ、は被試験ＩＣが測定部に電
気的に接続されたときに出力され、試験の開始を促す信
号としてテスタ本体２００に転送される。
すテスト要求信号ＲＱＩ−ＲＱ、が転送される。このテ
スト要求信号ＲＱ、〜ＲＱ、は被試験ＩＣが測定部に電
気的に接続されたときに出力され、試験の開始を促す信
号としてテスタ本体２００に転送される。
テスト要求信号ＲＱ、〜ＲＱ、、がパラレルデータであ
る理由は、ハンドラには複数の測定部が設けられ、−度
に１〜ｎ個のＩＣ＠試験できるように構成されるからで
ある。従ってテスト要求信号ＲＱ、〜ＲＱ、の数ｎが測
定部の数に対応する。
る理由は、ハンドラには複数の測定部が設けられ、−度
に１〜ｎ個のＩＣ＠試験できるように構成されるからで
ある。従ってテスト要求信号ＲＱ、〜ＲＱ、の数ｎが測
定部の数に対応する。
テスト要求信号ＲＱ ＋〜ＰＱ、は例えばワンショット
マルチバイブレータのような回路によって構成されるデ
ータラッチ回路１０Ａ〜ＩＯＮに取込まれる。このデー
タラッチ回路１０Ａ〜ＩＯＨに取込まれたテスト要求信
号ＲＱ１〜ＲＱ、は例えばフォトカプラのような絶縁伝
送回路１１Ａ〜１１Ｎを通してケーブル１２に出力され
、テスタ本体２００に伝送される。
マルチバイブレータのような回路によって構成されるデ
ータラッチ回路１０Ａ〜ＩＯＮに取込まれる。このデー
タラッチ回路１０Ａ〜ＩＯＨに取込まれたテスト要求信
号ＲＱ１〜ＲＱ、は例えばフォトカプラのような絶縁伝
送回路１１Ａ〜１１Ｎを通してケーブル１２に出力され
、テスタ本体２００に伝送される。
第４図Ｂに示すテスト期間Ｔが経過すると、テスタ本体
２００からデータバス１４を通じて第４ｒｊｌｌＤに示
す判定データＤ、〜Ｄ、がハンドラ１００に返送され、
この判定データＤ、−Ｄｎを使ってハンドラ１００は被
試験ＩＣを良品と不良品に分類して収納部に収納する。
２００からデータバス１４を通じて第４ｒｊｌｌＤに示
す判定データＤ、〜Ｄ、がハンドラ１００に返送され、
この判定データＤ、−Ｄｎを使ってハンドラ１００は被
試験ＩＣを良品と不良品に分類して収納部に収納する。
判定データＤ１〜Ｄ、はデータバス１４上に時分割して
出力される。この時分割されて出力された判定データＤ
、〜Ｄ７をテスタ本体２００から送られて来るテスト終
了信号（第４図Ｃ）ＴＥ〜ＴＥ、、によってランチ回路
１３Ａ〜１３Ｎにランチする。
出力される。この時分割されて出力された判定データＤ
、〜Ｄ７をテスタ本体２００から送られて来るテスト終
了信号（第４図Ｃ）ＴＥ〜ＴＥ、、によってランチ回路
１３Ａ〜１３Ｎにランチする。
尚１６Ａ〜１６Ｎ及び１７ば絶縁伝送回路を示す。
「発明が解決しようとする課題」
従来のパラレルインターフェイスは一つの測定部につき
、一つの信号伝送ラインを専有しているから、測定部の
数の増加に対して信号伝送ラインが増加する欠点がある
。
、一つの信号伝送ラインを専有しているから、測定部の
数の増加に対して信号伝送ラインが増加する欠点がある
。
特に試験の高速化をはかるために、測定部の数は、４個
、８個、１６個、３２個、６４個、１２８個のように増
加の傾向にある。
、８個、１６個、３２個、６４個、１２８個のように増
加の傾向にある。
信号伝送ラインの数の増加はパラレルインターフェイス
を構成する回路規模の増大と、ハンドラ１００とテスタ
本体２００との間を接続するケーブル１２の芯線数の増
大をもたらし、不経済である。またケーブル１２の径の
増大によって取扱が不便になる欠点もある。
を構成する回路規模の増大と、ハンドラ１００とテスタ
本体２００との間を接続するケーブル１２の芯線数の増
大をもたらし、不経済である。またケーブル１２の径の
増大によって取扱が不便になる欠点もある。
この発明の目的はハンドラに設けられる測定部の数に関
係なく、信号伝送路の数を少なくすることができるパラ
レルインターフェイスを提供しようとするものである。
係なく、信号伝送路の数を少なくすることができるパラ
レルインターフェイスを提供しようとするものである。
「課題を解決するための手段」
この発明ではパラレルデータを受授する複数のデータラ
ッチ回路を、複数のタイムスロットに時分割して動作さ
せ、複数組のパラレルデータを共通のデータラッチ回路
を用いて受授するように構成したものである。
ッチ回路を、複数のタイムスロットに時分割して動作さ
せ、複数組のパラレルデータを共通のデータラッチ回路
を用いて受授するように構成したものである。
この発明の構成によれば測定部の数の増加に対して、タ
イムスロットを増加すれば済むから、伝送路の増加を抑
えることができる。よってインターフェイスの回路規模
の増加も抑えることができる。
イムスロットを増加すれば済むから、伝送路の増加を抑
えることができる。よってインターフェイスの回路規模
の増加も抑えることができる。
よって同時に試験可能なＩＣの数が大きくともＩＣ試験
装置を安価に作ることができる利点が得られる。
装置を安価に作ることができる利点が得られる。
「実施例」
第１回にこの発明の一実施例を示す。第１回において、
第３図と対応する部分には同一符号を付して示している
。この実施例では４チヤンネルのパラレル伝送路を使っ
て同時に８個のＩｃを試験できるように構成した場合を
示す。
第３図と対応する部分には同一符号を付して示している
。この実施例では４チヤンネルのパラレル伝送路を使っ
て同時に８個のＩｃを試験できるように構成した場合を
示す。
つまり４個のデータラッチ回路１０Ａ〜ＩＯＤには第２
図Ａに示すようにテスト要求信号ＲＱ〜ＲＱ、とＲＱｓ
〜ＲＱａを時分割して入力し、このテスト要求信号ＲＱ
、〜ＲＱ ｓ及びＲＱ、〜ＲＱ、ｌをデータラッチ回路
１０Ａ〜ＩＯＤから絶縁伝送回路１１Ａ〜ＬＩＤを通し
てテスタ本体２００に時分割して送り込む。
図Ａに示すようにテスト要求信号ＲＱ〜ＲＱ、とＲＱｓ
〜ＲＱａを時分割して入力し、このテスト要求信号ＲＱ
、〜ＲＱ ｓ及びＲＱ、〜ＲＱ、ｌをデータラッチ回路
１０Ａ〜ＩＯＤから絶縁伝送回路１１Ａ〜ＬＩＤを通し
てテスタ本体２００に時分割して送り込む。
このテスト要求信号ＲＱ、〜ＲＱ、とＲＱＳ〜ＲＱ、の
タイムスロットを規定するために、この発明ではハンド
ラ１００からラッチ回路１８と、絶縁伝送回路１９と、
バッファ２０を通じて第２図りに示すブロックセレクト
信号ＢＣＩ、、ＢＣ，ｚをデータバス２１を通してテス
ク本体２００に送り出す。
タイムスロットを規定するために、この発明ではハンド
ラ１００からラッチ回路１８と、絶縁伝送回路１９と、
バッファ２０を通じて第２図りに示すブロックセレクト
信号ＢＣＩ、、ＢＣ，ｚをデータバス２１を通してテス
ク本体２００に送り出す。
テスタ本体２００ではブロックセレクト信号ＢＣ，，と
ＢＣ，□を使ってテスト要求信号ＲＱ、〜ＲＱ、及びＲ
Ｑｓ〜ＲＱｅを識別して取込む。
ＢＣ，□を使ってテスト要求信号ＲＱ、〜ＲＱ、及びＲ
Ｑｓ〜ＲＱｅを識別して取込む。
第２図Ｂに示すテスト期間Ｔが経過するとテスタ本体２
００は第２図Ｃに示すテスト終了信号ＴＥ、〜ＴＥ、及
びＴ Ｅ ｓ〜ＴＥ、を出力する。
００は第２図Ｃに示すテスト終了信号ＴＥ、〜ＴＥ、及
びＴ Ｅ ｓ〜ＴＥ、を出力する。
このテスト終了信号ＴＥ、−ＴＥ、及びＴＥ、〜Ｔ Ｅ
ｓは絶縁伝送回路１６Ａ〜１６Ｄを通じてラッチ回路
１３Ａ〜１３Ｄに入力され、データバス１４を通じて送
られて来る第２図已に示す判定データＤ１〜Ｄ４及びＤ
５〜Ｄ、をそれぞれラッチし、内部のパスライン１５に
判定データＤ１〜Ｄ。
ｓは絶縁伝送回路１６Ａ〜１６Ｄを通じてラッチ回路
１３Ａ〜１３Ｄに入力され、データバス１４を通じて送
られて来る第２図已に示す判定データＤ１〜Ｄ４及びＤ
５〜Ｄ、をそれぞれラッチし、内部のパスライン１５に
判定データＤ１〜Ｄ。
及びＤ５〜Ｄ、を転送する。
判定データＤ、−Ｄ、とり、〜Ｄ、を識別するためにテ
スタ本体２００はデータバス２１に第２図りに示すブロ
ックセレクト信号ＢＣ，とＢＣ。
スタ本体２００はデータバス２１に第２図りに示すブロ
ックセレクト信号ＢＣ，とＢＣ。
を出力する。
ハンドラ１００はこのブロックセレクト信号ＢＣ，，と
ＢＣ２□をバッファ２０と絶縁伝送回路２２を介してラ
ッチ回路２３に取込み、このラッチ回路２３にランチし
たブロックセレクト信号ＢＣ□とＢＣｔｚを使って判定
データＤ、−Ｄ、及びＤｓＤ、を識別する。
ＢＣ２□をバッファ２０と絶縁伝送回路２２を介してラ
ッチ回路２３に取込み、このラッチ回路２３にランチし
たブロックセレクト信号ＢＣ□とＢＣｔｚを使って判定
データＤ、−Ｄ、及びＤｓＤ、を識別する。
「発明の効果」
以上説明したように、この発明によればデータラッチ回
路１０Ａ〜１０Ｄ及び１３Ａ〜１３Ｄをそれぞれ時分割
して動作させ、４チヤンネルの信号伝送路を使って８個
のＩＣのテストデータを受授するように構成したから同
時に試験することができるＩＣの数に比して回路の規模
を小さくすることができる。
路１０Ａ〜１０Ｄ及び１３Ａ〜１３Ｄをそれぞれ時分割
して動作させ、４チヤンネルの信号伝送路を使って８個
のＩＣのテストデータを受授するように構成したから同
時に試験することができるＩＣの数に比して回路の規模
を小さくすることができる。
よって同時に試験することができるＩＣの数が増加して
もブロックセレクト信号ＢＣ＋５．ＢＣ＋ｔとＢ ＣＨ
Ｉ、 Ｂ Ｃｔｚの数を増せばよく、同時に試験する
ことができるＩＣの数が大きいＩＣ試験装置を安価に提
供することができる。
もブロックセレクト信号ＢＣ＋５．ＢＣ＋ｔとＢ ＣＨ
Ｉ、 Ｂ Ｃｔｚの数を増せばよく、同時に試験する
ことができるＩＣの数が大きいＩＣ試験装置を安価に提
供することができる。
第１図はこの発明の一実施例を示すブロック図、第２図
はその動作を説明するための波形図、第３図は従来の技
術を説明するためのブロック図、第４図はその動作を説
明するための波形図である。 １００：ハンドラ、２００；テスタ本体、１０Ａ〜１．
ＯＤ及び１３Ａ〜１．３Ｄ、１８，２３；デークラッ
チ回路、ＩＩＡ〜ＬＩＤ及び１．６Ａ〜１６Ｄ Ｉ７
．１９．２２：絶縁伝送回路。
はその動作を説明するための波形図、第３図は従来の技
術を説明するためのブロック図、第４図はその動作を説
明するための波形図である。 １００：ハンドラ、２００；テスタ本体、１０Ａ〜１．
ＯＤ及び１３Ａ〜１．３Ｄ、１８，２３；デークラッ
チ回路、ＩＩＡ〜ＬＩＤ及び１．６Ａ〜１６Ｄ Ｉ７
．１９．２２：絶縁伝送回路。
Claims (1)
- （１）パラレルデータを受授する複数のデータラッチ回
路を、複数のタイムスロットルに時分割して動作させ、
複数組のパラレルデータを共通のデータラッチ回路を用
いて受授するように構成したパラレルインターフェイス
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130971A JP3006030B2 (ja) | 1990-05-21 | 1990-05-21 | パラレルインターフェイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130971A JP3006030B2 (ja) | 1990-05-21 | 1990-05-21 | パラレルインターフェイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0425778A true JPH0425778A (ja) | 1992-01-29 |
| JP3006030B2 JP3006030B2 (ja) | 2000-02-07 |
Family
ID=15046889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2130971A Expired - Fee Related JP3006030B2 (ja) | 1990-05-21 | 1990-05-21 | パラレルインターフェイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3006030B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023062736A (ja) * | 2021-10-22 | 2023-05-09 | アズールテスト株式会社 | 半導体デバイス検査装置 |
-
1990
- 1990-05-21 JP JP2130971A patent/JP3006030B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023062736A (ja) * | 2021-10-22 | 2023-05-09 | アズールテスト株式会社 | 半導体デバイス検査装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3006030B2 (ja) | 2000-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO1983004315A1 (en) | Integrated circuit test apparatus | |
| US6966019B2 (en) | Instrument initiated communication for automatic test equipment | |
| JPH02268281A (ja) | 多数ピン集積回路の試験方法及び試験装置 | |
| JP3324773B2 (ja) | 分離装置とスキャナバスとを備えた自動回路テスタ | |
| US4429362A (en) | Data buffer operating in response to computer halt signal | |
| EP0414014B1 (en) | Semiconductor device and method of testing the same | |
| US5581565A (en) | Measuring apparatus used for testing connections between at least two subassemblies | |
| JP3006030B2 (ja) | パラレルインターフェイス | |
| US20040237013A1 (en) | Apparatus and method for sensing emulator cable orientation while providing signal drive capability | |
| JPH0882655A (ja) | 集積回路試験装置 | |
| JPH0337582A (ja) | Ｉｃテスタ | |
| JPS6156983A (ja) | 半導体装置およびそのテスト方法 | |
| JP3262284B2 (ja) | 半導体試験装置 | |
| JP2633692B2 (ja) | 半導体試験方法 | |
| JPH0318219B2 (ja) | ||
| HU186939B (en) | Diagnostic arrangement for testing and supervision of data transfer unit | |
| JP4378799B2 (ja) | ディジタルデータの入出力装置 | |
| JPS58106478A (ja) | 試験方式 | |
| CN119902057A (zh) | 一种测试系统及方法 | |
| JP2624129B2 (ja) | 多ピン半導体集積回路の検査装置 | |
| JP2996989B2 (ja) | Ｉｃテスターのピン電流測定回路及びその基板 | |
| TW305939B (en) | The first-in first-out IC testing system | |
| JPH07122660B2 (ja) | 半導体デバイス試験機のテスト信号送出方法 | |
| JPH05107310A (ja) | 電子回路測定装置 | |
| JP2001051019A (ja) | バウンダリスキャンセル回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |