JPH0425779A - 半導体集積回路内のテストモード設定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、論理回路等を含む半導体集積回路内のテスト
モード設定回路に関し、特に誤動作を起こりにくく改良
した半導体集積回路内のテストモード設定回路に関する
。

［従来の技術］ 従来の回路を第３図に示す。

回路構成説明： 第３図において、半導体集積回路１は、入力端子Ａと内
部の論理回路５と出力端子Ｂと中間電位検出手段２から
構成される。

中間電位検出手段２は、高レベルしきい値インバータ２
１と低レベルしきい値インバータ２２とインバータ２３
とＡＮＤ２４から構成され、テストモード設定信号を出
力するテストモード設定回路である。

インバータ２１〜２３の入力電圧と論理レベルの関係を
第４図に示す。

入力端子Ａに入力された信号は、内部論理回路５で、所
定の論理動作が行われて、出力端子Ｂに出力される。

入力端子Ａには、通常の論理レベル信号（１又は０）と
は異なるレベルの信号を入力端子Ａに入力する。

つまり、論理入力端子とテストモード設定用信号入力端
子を入力端子Ａで共用して入力され、入力端子Ａに中間
電位の信号（１／２　　Ｖ）が入力された場合は、テス
トモード設定回路が動作され、中間電位以外の信号が入
力された場合は、通常の内部論理回路が正常に動作され
る。

入力端子Ａに、中間電位信号が入力されると、テストモ
ード設定回路２の、高レベルしきい値インバータ２１（
しきい値電圧＞１／２　　Ｖ）と低レベルしきい値イン
バータ２２（しきい値電圧く１／２　　Ｖ）に入力され
る。

高レベルしきい値インバータ２１は、中間電位信号が入
力されると、入力電位がしきい値電圧よりも低いために
、論理レベル０と判定され、出力は反転されて論理レベ
ル１信号が、ＡＮＤ２４に出力される。

低レベルしきい値インバータは２２は、中間電位信号が
入力されると、入力電位がしきい値電圧よりも高いため
に、論理レベル１と判定され、出力は反転されて論理レ
ベル０信号が、インバータ２３に出力される。

インバータ２３に入力された、論理レベルＯ信号は、反
転されてＡＮＤ２４に出力される。

ＡＮＤ２４は、高レベルしきい値インバータ２１から出
力された論理レベル１信号と、インバータ２３から出力
された論理レベル１信号との、ＡＮＤ２４を行って、論
理レベル１の出力信号Ｃが出力される。

この出力信号Ｃがテストモード設定信号として内部テス
ト回路へ使用される。もし、ＡＮＤ２４の出力が論理レ
ベル０の場合は、テストモードにはされない。

以上がテストモード設定回路２がテストモードとして動
作される場合を示した。

高レベルしきい値インバータ２１は、入力で論理レベル
１と判定され、従って論理出力レベル０が、ＡＮＤ２４
へ出力される。

低レベルしきい値インバータ２２は、入力で論理レベル
１と判定され、従って論理出力レベル０が、インバータ
２３へ出力される。

インバータ２３は、論理入力レベルＯに対し論理出力レ
ベル１が、ＡＮＤ２４へ出力される。

ＡＮＤ２４は、高レベルしきい値インバータ２１から出
力された論理入力レベル０と、インバータ２３から出力
された論理入力レベル１とを、ＡＮＤするので、論理出
力レベルＯが出力される。

以上の場合には、論理出力レベルが０であるので、テス
トモード設定されない、 ■論理レベル０が入力された場合； 高レベルしきい値インバータ２１は、入力で論理レベル
Ｏと判定され、従って論理出力レベル１が、ＡＮＤ２４
へ出力される。

低レベルしきい値インバータ２２は、入力で論理レベル
０と判定され、従って論理出力レベル１が、インバータ
２３へ出力される。

インバータ２３は、論理入力レベル１に対し論理出力レ
ベル０が、ＡＮＤ２４へ出力される。

ＡＮＤ２４は、高レベルしきい値インバータ２１から出
力された論理入力レベル１と、インバータ２３から出力
された論理入力レベル０とを、ＡＮＤするので、論理出
力レベル０が出力される。

以上の場合にも、テストモード設定回路入力論理レベル
入力信号１の場合と同様に、論理出力レベルがＯである
ので、テストモード設定されない。

手段の動作： ノイズの入力電圧が１／２１以上の場合；前記■の動作
が実行され、テストモード設定はされない。

ノイズの入力電圧が１／２　■に達した場合前記■の動
作が実行され、テストモード設定される。

ノイズの入力電圧が１／２　ｖ以下の場合：前記■の動
作が実行され、テストモード設定されない。

以上のように、中間電位検出手段に中間電位を通過して
、高レベルから低レベルに渡るノイズが入力された場合
に、意図とはせずにテストモード設定になる。

［発明が解決しようとする課題〕 以上説明した中間電位検出手段を用いたテストモード設
定回路は、入力端子に中間電位を通過するような、イン
パルス性ノイズ等が、意図とは関係なく入力されてしま
った場合に、テストモード設定回路が誤ってテストモー
ド状態にされてしまつＯ 内部論理回路を通常の論理レベル（１又は０）で使用し
ている時に、このようにテストモード設定回路が誤動作
して半導体集積回路内部をテストモードにしてしまうこ
とは、使用者にとって大きな障害となっていた。

またテストモードの間、入力端子に中間電位を入力し続
けなければならない。よってこの間は、内部論理回路に
論理信号を入力して動作させることもできない。

本発明の目的は、半導体集積回路のテストモード設定回
路にノイズ等の意図としない信号が入力されても誤動作
しないように、フェイルセイフ効果を持たせると共に、
テストモード設定中に、内部論理回路を動作できるよう
にしたテストモード設定回路を提供することにある。

［課題を解決するための手段］ 本発明は、以上の課題に鑑み、目的を達成するために、
従来のテストモード設定回路の中間電位検出手段を少な
くとも２重冗長とし、２つの中間電位検出手段の結果を
判定して、テストモード設定を保持させるように改良を
加えた。

つまり、 内部回路用入力端子と共用する２つの入力端子に入力さ
れる論理１レベル信号と論理０レベル信号との間の中間
電位信号を検出する少なくとも２つの中間電位検出手段
と、 少なくとも２つの中間電位検出手段から出力された信号
の一致／不一致を検出する手段と、一致／不一致手段か
ら出力された信号をラッチし、ラッチ出力でテストモー
ド設定信号を出力するラッチ手段と、 を含むことを特徴とする。

［作用］ 本発明においては、中間電位検出手段を２系統冗長とし
、更に２つの中間電位検出手段の結果を判定してテスト
モードをラッチしているので、２つのテストモード設定
回路の内、１つのテストモード設定回路が、ノイズで誤
動作しても、テストモードになることがなくなる。

また最初に中間電位を入力端子に入力して、テストモー
ドに設定すれば、その後は入力端子に中間電位を入力す
る必要がないので、入力端子に通常の論理信号を入力し
て、内部論理回路の動作を行うことかができる。

［実施例］ 以下、本発明の詳細な説明する。

第１図は本発明の一実施例を示す回路図である。

回路構成説明： 第１図において、半導体集積回路１は、内部論理回路用
の入力端子とテストモード設定回路用入力端子が共用さ
れる入力端子Ａ、Ｂと、内部論理回路用出力端子ＣＳＤ
と、内部論理回路５と、中間電位検出手段２，３と、Ａ
ＮＤ６と、ラッチ４とで構成される。

回路動作説明： 第１図において、中間電位検出手段２，３は、従来の中
間電位検出手段２の回路と同じであるが、内部論理回路
用の異なる２つの入力端子Ａ、Ｂに入力が接続される。

また、インバータ２１〜２３（３１〜３３）の入力電圧
と論理レベルの関係も第４図に示す関係と同じ定義で動
作させる。

よって、中間電位検出手段２，３の動作は従来と同じで
ある。

中間電位検出手段２．３から出力された論理出力レベル
信号は、ＡＮＤ６へ出力される。

ＡＮＤ６で一致／不一致検出された論理出力レベル信号
は、ラッチ４の入力４２Ａに出力される。

ラッチ４は、第２図のタイミングチャートに示す入出力
関係を有し、例えばＮＯＲゲート４１．４２で構成され
るフリップフロップで、入力４１Ａはパワーオンリセッ
ト信号等の内部リセット信号（論理入力レベル１）によ
って、リセットされると、ＮＯＲゲート４２の出力は論
理出力１とされ、インバータ４３の出力は、論理出力レ
ベルＯが出力される（第２図の状態１）。

このインバータ４３の出力信号Ｃが、論理出力レベル１
の時（第２図の状態３．４）、テストモード設定を表し
、論理出力レベルがＯの時（第２図の状態１．２）、テ
ストモード設定されないことを表す。

ＡＮＤ６出力に０が出力されるのは、 入力端子ＡＳＢの入力電圧が中間電圧１／２　Ｖ以外の
電圧の時で、テストモード設定しない時であり、 ＡＮＤ６出力に１が出力されるのは、 入力端子Ａ、Ｂの入力電圧が中間電圧］／２Ｖの電圧の
時で、テストモード設定する時である。

論理入力端子とテストモード設定用信号入力端子を入力
端子ＡＳＢで共用して使用し、入力端子ＡＳＢに中間電
位の信号（１／２　　Ｖ）が入力された場合は、中間電
位検出手段２．３が動作され、中間電位以外の信号が入
力された場合は、通常の内部論理回路が正常に動作され
る。

更に入力４１Ａにパワーオンリセット信号等の内部リセ
ット信号（論理入力レベル１）を１パルス入力する。

入力端子ＡＳＢに、中間電位信号が入力されると、中間
電位検出手段２，３の、高レベルしきい値インバータ２
１（しきい値電圧＞１／２　　Ｖ）（３１）と低レベル
しきい値インバータ２２（しきい値電圧＜１／２　　Ｖ
）（３２）に入力される。

高レベルしきい値インバータ２１（３１）は、中間電位
信号が入力されると、入力電位がしきい値電圧よりも低
いために、論理レベルＯと判定され、出力は反転されて
論理レベル１信号が、ＡＮＤ２４　（３４）に出力され
る。

低レベルしきい値インバータは２２　（３２）は、中間
電位信号が入力されると、入力電位がしきい値電圧より
も高いために、論理レベル１と判定され、出力は反転さ
れて論理出力レベル０が、インバータ２３　（３３）に
出力される。

インバータ２３　（３３）に入力された、論理レベルＯ
信号は、反転されてＡＮＤ２４　（３４）に出力される
。

ＡＮＤ２４　（３４）は、高レベルしきい値インバータ
２１　（３１）から出力された論理レベル１信号と、イ
ンバータ２３　（３Ｂ）から出力された論理レベル１信
号との、ＡＮＤ２４　（３４）を行っ・て、２つの論理
レベル１の出力信号がＡＮＤ６へ出力される。

この出力信号がもし一致して１てあれば、ＡＮＤ６の論
理出力レベル１が、ラッチ４の入力４２Ａに出力される
。

この時ラッチ４は、状態が第２図の状態３に相当するこ
とになり、テストモード設定される。

次に、入力端子Ａ又はＢに中間電位以外の論理レベル１
又はＯが入力されて、ＡＮＤ６出力がら論理レベル０が
ラッチ４２Ａに出力されても、ラッチ出力は第２図の状
態４を維持して、テストモト設定を続ける。

よって、従来のようにテストモード設定中入内端子Ａ、
Ｈに中間電位を入力し続ける必要がない。

以上がテストモード設定回路７がテストモードとして動
作される場合を示した。

テストモードを終了するときは、入力４１Ａに再度リセ
ット信号（論理レベル１）を入力することによって、第
２図の状態５となり、テストモードが終了される。

次は、ラッチ４の入力４１Ａにパワーオンリセ場合； ■論理レベル１が入力された場合； 高レベルしきい値インバータ２１　（３１）は、入力で
論理レベル１と判定され、従って論理出力レベル０が、
ＡＮＤ２４　（３４）へ出力される。

低レベルしきい値インバータ２２　（３２）は、入力で
論理レベル１と判定され、従って論理出力レベルＯが、
インバータ２３　（３Ｂ）へ出力される。

インバータ２３　（３３）は、論理人力レベル０に対し
論理出力レベル１が、ＡＮＤ２４　（３４）へ出力され
る。

ＡＮＤ２４　（３４）は、高レベルしきい値インバータ
２１　（３１）から出力された論理入力レベル０と、イ
ンバータ２３　Ｃ３３）から出力された論理入力レベル
１とを、ＡＮＤするので、論理出力レベル０がＡＮＤ６
に出力される。

ＡＮＤ６は、２つの論理入力レベルが０であるので、Ａ
ＮＤ論理出力レベル０がラッチ４２Ａに出力される。

この時ラッチ４は、状態が第２図に示す状態２に相当す
ることになるので、テストモード設定にはならない。

■論理レベル０が入力された場合； 高レベルしきい値インバータ２１　　（３１）は、入力
で論理レベル０と判定され、従って論理出力レベル１が
、ＡＮＤ２４　（３４）へ出力される。

低レベルしきい値インバータ２２　（３２）は、入力で
論理レベル０と判定され、従って論理出力レベル１が、
インバータ２３　（３３）へ出力される。

インバータ２３　（３３）は、論理入力レベル１に対し
論理出力レベル０が、ＡＮＤ２４　（３４）へ出力され
る。

ＡＮＤ２４　（３４）は、高レベルしきい値インバータ
２１（３１）から出力された論理入力レベル１と、イン
バータ２３　（３３）から出力された論理入力レベル０
とを、ＡＮＤされるので、論理出力レベル０がＡＮＤ６
に出力される。

ＡＮＤ６は、２つの論理入力レベルが０であるので、Ａ
ＮＤ論理出力レベル０かラッチ４２Ａに出力される。

この時ラッチ４は、状態が第２図に示す状態２に相当す
ることになるので、テストモード設定にはならない。

中間電位検出手段２において前記■の動作が実行される
ため、入力端子Ｂに入力される信号に関わらず、テスト
モード設定はされない。

ノイズの入力電圧が１／２　Ｖに達した場合；中間電位
検出手段２において前記■の動作が実行され、 入力端子Ｂに１／２　ｖの電圧が同時に入力されている
場合は、テストモード設定されるが、入力端子Ｂに１／
２　Ｖ以外の電圧が入力されている場合は、テストモー
ド設定されない。

入力端子ＡＳＢに全く同時に同じ電圧が入力される頻度
は確率的に殆どないので、テストモード設定されること
はない。

ノイズの入力端子が１／２　ｖ以下の場合；中間電位検
出手段２において前記■の動作が実行されるため、入力
端子Ｂに入力される信号に関わらず、テストモード設定
はされない。

入力端子Ｂに、ノイズが入力された場合も以上の動作と
同じ結果となる。

以上のように、テストモード設定回路に中間電位を通過
して、高レベルから低レベルに渡るノイズが入力端子Ａ
又はＢに入力された場合にも、テストモード設定されな
い。

ただし入力端子Ａ、Ｂに全く同時に同じ波形の信号等が
入力された場合はテストモード設定されるが、この頻度
は確率的に殆どないので、テストモード設定されること
はない。

本実施例では、中間電位検出手段を２つ設けたが、本発
明は２つに限定するするものではなく、３以上設けても
同様の動作を行い、さらに誤動作の頻度が低下する。

［発明の効果コ 以上説明したように、本発明によれば、半導体集積回路
の中に、若干の回路をテストモード設定回路用に付加す
る必要があるが、 最初にテストモード設定を行って、その後入力端子にテ
スト用の論理信号を入力することによって、テスト七〜
ド中に内部論理回路の動作を行うことができ、 また通常半導体集積回路の内部論理回路が使用されてい
るときに、ノイズ等によりテストモード設定回路が誤動
作して内部論理回路の動作に影響を与える心配が大幅に
減少することになる。

よって半導体集積回路の信頼性品質の向上と維持に著し
い貢献を与えることは明らかである。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す回路図、第２図は、
ラッチ４のタイミングチャート、第３図は、従来の一実
施例を示す回路図、第４図は、インバータ２１〜２３の
入力電圧と論理レベルの定義、 第５図は、ノイズ信号の図である。 １　・・・　半導体集積回路 ２．３　　・・・　中間電位検出手段 ４　・・・　ラッチ手段 ５　・・・　内部論理回路 ６　・・・　ＡＮＤ ７　・・・　テストモード設定回路 ２１．３１　　・・・　高レベルしきい値インバータ２
２．３２　　・・・　低レベルしきい値インバータ２Ｂ
、　　３３．４３　　・・・　インバータ２４．３４　
　・・・　ＡＮＤ ４１．４２　　・・・　ＮＯＲ

Claims (1)

1. 【特許請求の範囲】 入力端子と、論理回路と、出力端子と、内部論理回路用
   テストモード信号を発生するテストモード設定回路を含
   む半導体集積回路において、内部回路用入力端子に接続
   される２つの入力端子に入力される論理１レベル信号と
   論理０レベル信号との間の中間電位信号を検出する２つ
   の中間電位検出手段と、 ２つの中間電位検出手段から出力された信号の一致／不
   一致を検出する手段と、 一致／不一致手段から出力された信号をラッチし、ラッ
   チ出力でテストモード設定信号を出力するラッチ手段と
   、 を含むことを特徴とする半導体集積回路内のテストモー
   ド設定回路。