JPH04257945A - 機能切換え型電子装置 - Google Patents
機能切換え型電子装置Info
- Publication number
- JPH04257945A JPH04257945A JP1966891A JP1966891A JPH04257945A JP H04257945 A JPH04257945 A JP H04257945A JP 1966891 A JP1966891 A JP 1966891A JP 1966891 A JP1966891 A JP 1966891A JP H04257945 A JPH04257945 A JP H04257945A
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- Japan
- Prior art keywords
- data
- signal
- circuit
- outputs
- gate array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 claims abstract description 56
- 230000015654 memory Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Stored Programmes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は機能切換え型電子装置に
関し、特に入力されたデータの内容に従ってそれぞれ所
定の処理を行う機能切換え型電子装置に関する。
関し、特に入力されたデータの内容に従ってそれぞれ所
定の処理を行う機能切換え型電子装置に関する。
【０００２】
【従来の技術】従来、この種の機能切換え型電子装置は
、一例として図３に示すように、入力されるデータＤＴ
１，ＤＴ２，ＤＴ３に対しそれぞれ所定の信号処理を行
い出力する機能ブロック７ａ，７ｂ，７ｃと、入力され
たデータＤＴＩの内容に従って機能ブロック７ａ〜７ｃ
のうちの１つを選択し、入力されたデータＤＴＩをデー
タＤＴ１〜ＤＴ３として対応する選択された機能ブロッ
ク（７ａ〜７ｃ）へ出力するマトリクス回路６とを有す
る構成となっていた。
、一例として図３に示すように、入力されるデータＤＴ
１，ＤＴ２，ＤＴ３に対しそれぞれ所定の信号処理を行
い出力する機能ブロック７ａ，７ｂ，７ｃと、入力され
たデータＤＴＩの内容に従って機能ブロック７ａ〜７ｃ
のうちの１つを選択し、入力されたデータＤＴＩをデー
タＤＴ１〜ＤＴ３として対応する選択された機能ブロッ
ク（７ａ〜７ｃ）へ出力するマトリクス回路６とを有す
る構成となっていた。
【０００３】機能ブロック７ａ〜７ｃは、それぞれ複数
の基本回路ブロック及びメモリを備えたユーザ・プログ
ラマブル・ゲートアレイで形成され、１つの機能ブロッ
クが選択され所定の処理を行っているときは他の機能ブ
ロックは動作していない。
の基本回路ブロック及びメモリを備えたユーザ・プログ
ラマブル・ゲートアレイで形成され、１つの機能ブロッ
クが選択され所定の処理を行っているときは他の機能ブ
ロックは動作していない。
【０００４】
【発明が解決しようとする課題】上述した従来の機能切
換え型電子装置は、それぞれの機能別に機能ブロック７
ａ〜７ｃが設けられ、これら機能ブロック７ａ〜７ｃの
うちの１つが選択されて所定の処理を行う構成となって
いるので、処理する機能の種類が多くなるほどハードウ
ェアの利用効率が低下し、無駄なスペースが増大すると
いう欠点がある。また、使用しない機能ブロックの入出
力端の処理を考慮しなければならないという問題点もあ
った。
換え型電子装置は、それぞれの機能別に機能ブロック７
ａ〜７ｃが設けられ、これら機能ブロック７ａ〜７ｃの
うちの１つが選択されて所定の処理を行う構成となって
いるので、処理する機能の種類が多くなるほどハードウ
ェアの利用効率が低下し、無駄なスペースが増大すると
いう欠点がある。また、使用しない機能ブロックの入出
力端の処理を考慮しなければならないという問題点もあ
った。
【０００５】本発明の目的は、ハードウェアの利用効率
を向上させると共に無駄なスペースを低減することがで
きる機能切換え型電子装置を提供するとこにある。
を向上させると共に無駄なスペースを低減することがで
きる機能切換え型電子装置を提供するとこにある。
【０００６】
【課題を解決するための手段】本発明の機能切換え型電
子装置は、入力されたデータの内容に従ってリセット信
号及び記憶領域選択信号を出力し設定終了信号が入力さ
れると前記入力されたデータを出力する制御部と、前記
入力されたデータの内容と対応する複数の回路機能設定
データをそれぞれ対応して記憶しておき前記記憶領域選
択信号により選択されたとき読出し制御信号及びクロッ
ク信号に従って記憶している前記回路機能設定データを
読出す複数の記憶領域と、複数の基本回路ブロック及び
これら基本回路ブロックの相互接続を含む回路機能の設
定を行う回路機能設定部を備え、前記リセット信号によ
り前記回路機能設定部を初期化して前記読出し制御信号
及びクロック信号を出力し、前記選択された記憶領域か
らの回路機能設定データに従って前記基本回路ブロック
間の相互接続を含む回路機能の設定を行い前記設定終了
信号を出力し、前記制御部からのデータに対して所定の
処理を行うプログラマブル・ゲートアレイとを有してい
る。
子装置は、入力されたデータの内容に従ってリセット信
号及び記憶領域選択信号を出力し設定終了信号が入力さ
れると前記入力されたデータを出力する制御部と、前記
入力されたデータの内容と対応する複数の回路機能設定
データをそれぞれ対応して記憶しておき前記記憶領域選
択信号により選択されたとき読出し制御信号及びクロッ
ク信号に従って記憶している前記回路機能設定データを
読出す複数の記憶領域と、複数の基本回路ブロック及び
これら基本回路ブロックの相互接続を含む回路機能の設
定を行う回路機能設定部を備え、前記リセット信号によ
り前記回路機能設定部を初期化して前記読出し制御信号
及びクロック信号を出力し、前記選択された記憶領域か
らの回路機能設定データに従って前記基本回路ブロック
間の相互接続を含む回路機能の設定を行い前記設定終了
信号を出力し、前記制御部からのデータに対して所定の
処理を行うプログラマブル・ゲートアレイとを有してい
る。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【０００９】この実施例は、入力されたデータＤＴＩの
内容に従ってリセット信号ＲＳＴ及び記憶領域選択信号
としてのアドレス信号ＡＤを出力し設定終了信号ＤＯＮ
が入力されると入力されたデータＤＴＩをデータＤＴと
して出力する制御部１と、入力されたデータＤＴＩの内
容と対応する複数の回路機能設定データＦＤＤ１〜ＦＤ
Ｄ３をそれぞれ対応して記憶しておきアドレス信号ＡＤ
により選択されたとき読出し制御信号ＯＥ及びクロック
信号ＣＫに従って記憶している回路機能設定データＦＤ
Ｄ１〜ＦＤＤ３を読出す複数の記憶ブロック２１〜２３
を備えたＥＰＲＯＭによる記憶部２と、内部に複数の基
本回路ブロック、これら基本回路ブロックの相互接続を
含む回路機能の設定を行う回路機能設定部、及びメモリ
を備え、リセット信号ＲＳＴにより回路機能設定部を初
期化して読出し制御信号ＯＥ及びクロック信号ＣＫを出
力し、選択された記憶ブロック（２１〜２３）からの回
路機能設定データ（ＦＤＤ１〜ＦＤＤ３）に従って基本
回路ブロック間の相互接続を含む回路機能の設定を行い
設定終了信号ＤＯＮを出力し、制御部１からのデータＤ
Ｔに対して所定の処理を行うプログラマブル・ゲートア
レイ３とを有する構成となっている。
内容に従ってリセット信号ＲＳＴ及び記憶領域選択信号
としてのアドレス信号ＡＤを出力し設定終了信号ＤＯＮ
が入力されると入力されたデータＤＴＩをデータＤＴと
して出力する制御部１と、入力されたデータＤＴＩの内
容と対応する複数の回路機能設定データＦＤＤ１〜ＦＤ
Ｄ３をそれぞれ対応して記憶しておきアドレス信号ＡＤ
により選択されたとき読出し制御信号ＯＥ及びクロック
信号ＣＫに従って記憶している回路機能設定データＦＤ
Ｄ１〜ＦＤＤ３を読出す複数の記憶ブロック２１〜２３
を備えたＥＰＲＯＭによる記憶部２と、内部に複数の基
本回路ブロック、これら基本回路ブロックの相互接続を
含む回路機能の設定を行う回路機能設定部、及びメモリ
を備え、リセット信号ＲＳＴにより回路機能設定部を初
期化して読出し制御信号ＯＥ及びクロック信号ＣＫを出
力し、選択された記憶ブロック（２１〜２３）からの回
路機能設定データ（ＦＤＤ１〜ＦＤＤ３）に従って基本
回路ブロック間の相互接続を含む回路機能の設定を行い
設定終了信号ＤＯＮを出力し、制御部１からのデータＤ
Ｔに対して所定の処理を行うプログラマブル・ゲートア
レイ３とを有する構成となっている。
【００１０】次に、この実施例の動作について説明する
。
。
【００１１】データＤＴＩが制御部１に入力され、その
データＤＴＩが例えば回路機能設定データＦＤＤ２を使
用して処理されるべき内容であった場合、制御部１はそ
れを判定しプログラマブル・ゲートアレイ３に対して内
部回路を新たに設定し直すためのリセット信号ＲＳＴを
出力し、かつ記憶部２に対し、回路機能設定データＦＤ
Ｄ２が記憶されている記憶ブロック２２の先頭アドレス
“３０００”（１６進表示、以下同じ）をアドレスバス
４へ出力する。
データＤＴＩが例えば回路機能設定データＦＤＤ２を使
用して処理されるべき内容であった場合、制御部１はそ
れを判定しプログラマブル・ゲートアレイ３に対して内
部回路を新たに設定し直すためのリセット信号ＲＳＴを
出力し、かつ記憶部２に対し、回路機能設定データＦＤ
Ｄ２が記憶されている記憶ブロック２２の先頭アドレス
“３０００”（１６進表示、以下同じ）をアドレスバス
４へ出力する。
【００１２】プログラマブル・ゲートアレイ３はリセッ
ト信号ＲＳＴを受け取ると内部のメモリ及び回路機能設
定部を初期化し、記憶部２に読出し制御信号ＯＥ及びク
ロック信号ＣＫを出力する。記憶部２はクロック信号Ｃ
Ｋに同期して、３０００番地から記憶されている回路機
能設定データＦＤＤ２をデータバス５を介してプログラ
マブル・ゲートアレイ３へ出力する。
ト信号ＲＳＴを受け取ると内部のメモリ及び回路機能設
定部を初期化し、記憶部２に読出し制御信号ＯＥ及びク
ロック信号ＣＫを出力する。記憶部２はクロック信号Ｃ
Ｋに同期して、３０００番地から記憶されている回路機
能設定データＦＤＤ２をデータバス５を介してプログラ
マブル・ゲートアレイ３へ出力する。
【００１３】プログラマブル・ゲートアレイ３には、そ
の内部に規則的に並ぶ基本回路ブロック（論理ブロック
，入出力ブロック等）及びこれら基本回路ブロック間の
相互接続や回路機能の設定を行う回路機能設定部が置か
れている。そこでプログラマブル・ゲートアレイ３はメ
モリに、読出された回路機能設定データＦＤＤ２を格納
しこの回路機能設定データＦＤＤ２によりプログラムし
て所望の回路を実現し、設定終了信号ＤＯＮを制御部１
に出力する。
の内部に規則的に並ぶ基本回路ブロック（論理ブロック
，入出力ブロック等）及びこれら基本回路ブロック間の
相互接続や回路機能の設定を行う回路機能設定部が置か
れている。そこでプログラマブル・ゲートアレイ３はメ
モリに、読出された回路機能設定データＦＤＤ２を格納
しこの回路機能設定データＦＤＤ２によりプログラムし
て所望の回路を実現し、設定終了信号ＤＯＮを制御部１
に出力する。
【００１４】制御部１はシステム全体のタイミングを制
御する機能を持ち、入力されたデータＤＴＩを判定し、
プログラマブル・ゲートアレイ３が設定終了信号ＤＯＮ
を出力するまではプログラマブル・ゲートアレイ３の内
部設定期間であるため、そのデータＤＴＩをホールドし
タイミングのずれが生じないように制御している。
御する機能を持ち、入力されたデータＤＴＩを判定し、
プログラマブル・ゲートアレイ３が設定終了信号ＤＯＮ
を出力するまではプログラマブル・ゲートアレイ３の内
部設定期間であるため、そのデータＤＴＩをホールドし
タイミングのずれが生じないように制御している。
【００１５】こうして制御部１からデータＤＴがプログ
ラマブル・ゲートアレイ３に供給され所定の処理が行わ
れる。
ラマブル・ゲートアレイ３に供給され所定の処理が行わ
れる。
【００１６】この実施例においては、３つの機能を１つ
のプログラマブル・ゲートアレイ３で共用するので、ハ
ードウェアの無駄なスペースがなくなり、ハードウェア
の利用効率が大幅に向上する。
のプログラマブル・ゲートアレイ３で共用するので、ハ
ードウェアの無駄なスペースがなくなり、ハードウェア
の利用効率が大幅に向上する。
【００１７】図２は本発明の第２の実施例を示すブロッ
ク図である。
ク図である。
【００１８】この実施例は、回路機能設定データＦＤＤ
１〜ＦＤＤ３を記憶しておく記憶領域を３つの記憶部２
ａ〜２ｃで構成したもので、これら記憶部２ａ〜２ｃは
選択信号ＳＬで選択され、読出された回路機能設定デー
タＦＤＤ１〜ＦＤＤ３はシリアルに伝達される。
１〜ＦＤＤ３を記憶しておく記憶領域を３つの記憶部２
ａ〜２ｃで構成したもので、これら記憶部２ａ〜２ｃは
選択信号ＳＬで選択され、読出された回路機能設定デー
タＦＤＤ１〜ＦＤＤ３はシリアルに伝達される。
【００１９】従って、第１の実施例ではアドレスバス４
に１６本、データバス５に８本の信号線が必要であった
が、この実施例ではそれぞれ１本の信号線で済み、安価
なシステムを構成できるという利点がある。
に１６本、データバス５に８本の信号線が必要であった
が、この実施例ではそれぞれ１本の信号線で済み、安価
なシステムを構成できるという利点がある。
【００２０】
【発明の効果】以上説明したように本発明は、複数の回
路機能設定データをそれぞれ対応して記憶する複数の記
憶領域を設け、入力されたデータの内容に応じてこれら
記憶領域から対応する回路機能設定データを読出し、こ
の回路機能設定データに従って所定の機能を実現するプ
ログラマブル・ゲートアレイを設けた構成とすることに
より、従来各機能に対してそれぞれ機能ブロックが必要
であったものが、全機能を１つのプログラマブル・ゲー
トアレイで実現することができるので、ハードウェアの
利用効率を大幅に向上させることができると共に無駄な
スペースを除去することができる効果がある。
路機能設定データをそれぞれ対応して記憶する複数の記
憶領域を設け、入力されたデータの内容に応じてこれら
記憶領域から対応する回路機能設定データを読出し、こ
の回路機能設定データに従って所定の機能を実現するプ
ログラマブル・ゲートアレイを設けた構成とすることに
より、従来各機能に対してそれぞれ機能ブロックが必要
であったものが、全機能を１つのプログラマブル・ゲー
トアレイで実現することができるので、ハードウェアの
利用効率を大幅に向上させることができると共に無駄な
スペースを除去することができる効果がある。
【図１】本発明の第１の実施例を示すブロック図である
。
。
【図２】本発明の第２の実施例を示すブロック図である
。
。
【図３】従来の機能切換え型電子装置の一例を示すブロ
ック図である。
ック図である。
１，１ａ 制御部
２，２ａ〜２ｃ 記憶部
３，３ａ プログラマブル・ゲートアレイ４
アドレスバス ５ データバス ６ マトリクス回路 ７ａ〜７ｃ 機能ブロック ２１〜２３ 記憶ブロック
アドレスバス ５ データバス ６ マトリクス回路 ７ａ〜７ｃ 機能ブロック ２１〜２３ 記憶ブロック
Claims (1)
- 【請求項１】 入力されたデータの内容に従ってリセ
ット信号及び記憶領域選択信号を出力し設定終了信号が
入力されると前記入力されたデータを出力する制御部と
、前記入力されたデータの内容と対応する複数の回路機
能設定データをそれぞれ対応して記憶しておき前記記憶
領域選択信号により選択されたとき読出し制御信号及び
クロック信号に従って記憶している前記回路機能設定デ
ータを読出す複数の記憶領域と、複数の基本回路ブロッ
ク及びこれら基本回路ブロックの相互接続を含む回路機
能の設定を行う回路機能設定部を備え、前記リセット信
号により前記回路機能設定部を初期化して前記読出し制
御信号及びクロック信号を出力し、前記選択された記憶
領域からの回路機能設定データに従って前記基本回路ブ
ロック間の相互接続を含む回路機能の設定を行い前記設
定終了信号を出力し、前記制御部からのデータに対して
所定の処理を行うプログラマブル・ゲートアレイとを有
することを特徴とする機能切換え型電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1966891A JPH04257945A (ja) | 1991-02-13 | 1991-02-13 | 機能切換え型電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1966891A JPH04257945A (ja) | 1991-02-13 | 1991-02-13 | 機能切換え型電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04257945A true JPH04257945A (ja) | 1992-09-14 |
Family
ID=12005623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1966891A Pending JPH04257945A (ja) | 1991-02-13 | 1991-02-13 | 機能切換え型電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04257945A (ja) |
-
1991
- 1991-02-13 JP JP1966891A patent/JPH04257945A/ja active Pending
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