JPH04258020A - 入力回路 - Google Patents
入力回路Info
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- JPH04258020A JPH04258020A JP3019603A JP1960391A JPH04258020A JP H04258020 A JPH04258020 A JP H04258020A JP 3019603 A JP3019603 A JP 3019603A JP 1960391 A JP1960391 A JP 1960391A JP H04258020 A JPH04258020 A JP H04258020A
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- mos transistor
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- 230000005669 field effect Effects 0.000 claims abstract description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、信号レベルが電源レベ
ルおよび接地レベルである入力回路に関し、特に入力レ
ベルが電源または接地レベルの時の貫通電流を防止した
入力回路の回路構成に関する。
ルおよび接地レベルである入力回路に関し、特に入力レ
ベルが電源または接地レベルの時の貫通電流を防止した
入力回路の回路構成に関する。
【０００２】
【従来の技術】従来の入力回路の一例の回路図を図３に
示す。
示す。
【０００３】この入力回路の回路構成は相補型ＭＯＳト
ランジスタ（以下ＣＭＯＳと記す）構成であって、Ｐチ
ャンネルＭＯＳトランジスタＰとＮチャンネルＭＯＳト
ランジスタＮとが電源と接地との間に直列に入っている
。そして、この２つのＭＯＳトランジスタの共通のゲー
トが入力端になり、又、共通のドレインが反転回路１の
入力に接続され、この反転回路１の出力が出力端になっ
ている。
ランジスタ（以下ＣＭＯＳと記す）構成であって、Ｐチ
ャンネルＭＯＳトランジスタＰとＮチャンネルＭＯＳト
ランジスタＮとが電源と接地との間に直列に入っている
。そして、この２つのＭＯＳトランジスタの共通のゲー
トが入力端になり、又、共通のドレインが反転回路１の
入力に接続され、この反転回路１の出力が出力端になっ
ている。
【０００４】上記の２つのＭＯＳトランジスタのサイズ
は、それぞれのＭＯＳトランジスタのチャンネル幅とチ
ャンネル長の比を（Ｗ／Ｌ）Ｐ および（Ｗ／Ｌ）Ｎ
とした時に、 （Ｗ／Ｌ）Ｐ ＜（Ｗ／Ｌ）Ｎ
（１）となるように設定されている。
は、それぞれのＭＯＳトランジスタのチャンネル幅とチ
ャンネル長の比を（Ｗ／Ｌ）Ｐ および（Ｗ／Ｌ）Ｎ
とした時に、 （Ｗ／Ｌ）Ｐ ＜（Ｗ／Ｌ）Ｎ
（１）となるように設定されている。
【０００５】このため、この入力回路としての反転増幅
器の入出力特性は、論理しきい値が接地電位側にずれ、
図４に示すような特性となる。
器の入出力特性は、論理しきい値が接地電位側にずれ、
図４に示すような特性となる。
【０００６】そして図３において、入力ＶｉｎがＮチャ
ンネルＭＯＳトランジスタＮのしきい値電圧ＶＴＮ以下
の場合、このＮチャンネルＭＯＳトランジスタＮがオフ
しているので、出力ＶＯ は「１」レベルである。
ンネルＭＯＳトランジスタＮのしきい値電圧ＶＴＮ以下
の場合、このＮチャンネルＭＯＳトランジスタＮがオフ
しているので、出力ＶＯ は「１」レベルである。
【０００７】逆に電源電位からＰチャンネルＭＯＳトラ
ンジスタＰのしきい値電圧ＶＴＰ以内の電位になるとＰ
チャンネルＭＯＳトランジスタＰがオフするので、出力
ＶＯ は「０」レベルに固定される。
ンジスタＰのしきい値電圧ＶＴＰ以内の電位になるとＰ
チャンネルＭＯＳトランジスタＰがオフするので、出力
ＶＯ は「０」レベルに固定される。
【０００８】この入力回路では、（１）式に示すように
、ＮチャンネルＭＯＳトランジスタＮのＷ／Ｌ比をＰチ
ャンネルＭＯＳトランジスタＰのＷ／Ｌ比よりも大きく
してあるので、ＮチャンネルＭＯＳトランジスタＮの相
互コンダクタンスの方がＰチャンネルＭＯＳトランジス
タＰの相互コンダクタンスよりも大きい。
、ＮチャンネルＭＯＳトランジスタＮのＷ／Ｌ比をＰチ
ャンネルＭＯＳトランジスタＰのＷ／Ｌ比よりも大きく
してあるので、ＮチャンネルＭＯＳトランジスタＮの相
互コンダクタンスの方がＰチャンネルＭＯＳトランジス
タＰの相互コンダクタンスよりも大きい。
【０００９】従って、両方のＭＯＳトランジスタが共に
オンしている期間では、ＮチャンネルＭＯＳトランジス
タＮの方が強く、この入力回路の論理しきい値は、Ｎチ
ャンネルＭＯＳトランジスタのしきい値電圧ＶＴＮに近
ずいている。
オンしている期間では、ＮチャンネルＭＯＳトランジス
タＮの方が強く、この入力回路の論理しきい値は、Ｎチ
ャンネルＭＯＳトランジスタのしきい値電圧ＶＴＮに近
ずいている。
【００１０】ところで、一般にＴＴＬレベルの信号にお
いては、「０」レベルが０．８Ｖ以下、「１」レベルが
２．０Ｖ以上であることから、入力回路の論理しきい値
としては、（０．８＋０．２）／２＝１．４Ｖであれば
最もマージンがある。
いては、「０」レベルが０．８Ｖ以下、「１」レベルが
２．０Ｖ以上であることから、入力回路の論理しきい値
としては、（０．８＋０．２）／２＝１．４Ｖであれば
最もマージンがある。
【００１１】従って、上式を満足するように回路を設計
すればＣＭＯＳ構成の入力回路でもＴＴＬレベルの信号
を入力することが実現できる。
すればＣＭＯＳ構成の入力回路でもＴＴＬレベルの信号
を入力することが実現できる。
【００１２】
【発明が解決しようとする課題】ところで、上記の入力
回路でＴＴＬレベルの入力信号を受けた場合、スイッチ
ングスピードはＰチャンネルＭＯＳトランジスタＰの相
互コンダクタンスと出力端に付加される負荷容量とによ
って制限されるため、高速で動作させようとするほど多
くの消費電力が費やされる。
回路でＴＴＬレベルの入力信号を受けた場合、スイッチ
ングスピードはＰチャンネルＭＯＳトランジスタＰの相
互コンダクタンスと出力端に付加される負荷容量とによ
って制限されるため、高速で動作させようとするほど多
くの消費電力が費やされる。
【００１３】又、通常のＣＭＯＳインバータでは相互コ
ンダクタンスの揃ったＰチャンネルＭＯＳトランジスタ
およびＮチャンネルＭＯＳトランジスタを用いるため、
その論理しきい値は温度の変化を殆ど受けずほぼ電源電
圧の半分のところに位置するのに対して、前述した入力
回路では、論理しきい値はＮチャンネルＭＯＳトランジ
スタＮのしきい値電圧ＶＴＮに強く依存した論理しきい
値となる。
ンダクタンスの揃ったＰチャンネルＭＯＳトランジスタ
およびＮチャンネルＭＯＳトランジスタを用いるため、
その論理しきい値は温度の変化を殆ど受けずほぼ電源電
圧の半分のところに位置するのに対して、前述した入力
回路では、論理しきい値はＮチャンネルＭＯＳトランジ
スタＮのしきい値電圧ＶＴＮに強く依存した論理しきい
値となる。
【００１４】ここで、入力回路の論理しきい値の変動幅
について考えてみる。
について考えてみる。
【００１５】この入力回路において、製造工程の変動に
起因して生ずるＭＯＳトランジスタのしきい値電圧の変
化の幅を、徳山たかし著，「ＭＯＳデバイス」，第３版
，工業調査会，１９７６年，第１６頁に記載されている
ように、±０．２Ｖとし、温度変化を−４０〜＋８５°
Ｃとした場合のしきい値電圧の変化幅を、前掲書，第９
６頁に記載されているように、±０．１５Ｖとすると、
しきい値電圧の変化幅は、単純に考えても、±０．２±
０．１５＝±０．３５Ｖとなる。
起因して生ずるＭＯＳトランジスタのしきい値電圧の変
化の幅を、徳山たかし著，「ＭＯＳデバイス」，第３版
，工業調査会，１９７６年，第１６頁に記載されている
ように、±０．２Ｖとし、温度変化を−４０〜＋８５°
Ｃとした場合のしきい値電圧の変化幅を、前掲書，第９
６頁に記載されているように、±０．１５Ｖとすると、
しきい値電圧の変化幅は、単純に考えても、±０．２±
０．１５＝±０．３５Ｖとなる。
【００１６】更に、ＰチャンネルＭＯＳトランジスタと
ＮチャンネルＭＯＳトランジスタの製造工程において生
ずるしきい値電圧の変化は連動する保証がないので、実
際には±０．４〜０．４５Ｖの変化をすることが考えら
れる。
ＮチャンネルＭＯＳトランジスタの製造工程において生
ずるしきい値電圧の変化は連動する保証がないので、実
際には±０．４〜０．４５Ｖの変化をすることが考えら
れる。
【００１７】ところで、上記の議論は入力回路の直流的
な論理しきい値に関するものであって、この場合の論理
しきい値は図３に示す入出力特性に従うが、実際には入
力回路には不連続的なパルス信号が入力されるので、交
流的な論理しきい値を考えてみる。
な論理しきい値に関するものであって、この場合の論理
しきい値は図３に示す入出力特性に従うが、実際には入
力回路には不連続的なパルス信号が入力されるので、交
流的な論理しきい値を考えてみる。
【００１８】この交流的な論理しきい値とは、出力ＶＯ
のスイッチング速度が同じくなる点を論理しきい値と
見るもので、この見方をすると、相互コンダクタンスの
小さいＰチャンネルＭＯＳトランジスタをカバーするに
は出力ＶＯ は電源よりにおかれる必要があることが識
られている。
のスイッチング速度が同じくなる点を論理しきい値と
見るもので、この見方をすると、相互コンダクタンスの
小さいＰチャンネルＭＯＳトランジスタをカバーするに
は出力ＶＯ は電源よりにおかれる必要があることが識
られている。
【００１９】つまり、交流的な論理しきい値は、電源よ
りにずれる。ところがこのシフト量は、入力パルスの周
波数が不定なため正確には見積ることができない。
りにずれる。ところがこのシフト量は、入力パルスの周
波数が不定なため正確には見積ることができない。
【００２０】以上をまとめると、ＴＴＬレベルの「１」
レベルと「０」レベルを分離しているレベルの幅は１．
２Ｖあるが、製造工程でのしきい値電圧の変動だけで０
．８〜０．９Ｖの変動があり、更に、実際にパルス信号
が入力された場合の交流的な論理しきい値が電源よりに
シフトすることを考えると、従来の入力回路ではＴＴＬ
レベルの入力信号を受けることは困難である。
レベルと「０」レベルを分離しているレベルの幅は１．
２Ｖあるが、製造工程でのしきい値電圧の変動だけで０
．８〜０．９Ｖの変動があり、更に、実際にパルス信号
が入力された場合の交流的な論理しきい値が電源よりに
シフトすることを考えると、従来の入力回路ではＴＴＬ
レベルの入力信号を受けることは困難である。
【００２１】
【課題を解決するための手段】本発明の入力回路は、差
動増幅回路の一方の入力を基準電圧に固定し他方の入力
には入力端子を介して入力信号を入力し、この差動増幅
回路の電源側の素子と電源との間には第１導電型の第１
のＭＯＳ電界効果トランジスタを直列に接続し接地側の
素子と接地との間には第２導電型の第２のＭＯＳ電界効
果トランジスタを直列に接続し、前記第１のＭＯＳ電界
効果トランジスタのゲートおよび前記第２のＭＯＳ電界
効果トランジスタのゲートを入力端子に接続したことを
特徴とする。
動増幅回路の一方の入力を基準電圧に固定し他方の入力
には入力端子を介して入力信号を入力し、この差動増幅
回路の電源側の素子と電源との間には第１導電型の第１
のＭＯＳ電界効果トランジスタを直列に接続し接地側の
素子と接地との間には第２導電型の第２のＭＯＳ電界効
果トランジスタを直列に接続し、前記第１のＭＯＳ電界
効果トランジスタのゲートおよび前記第２のＭＯＳ電界
効果トランジスタのゲートを入力端子に接続したことを
特徴とする。
【００２２】
【実施例】次に、本発明の最適な実施例について図面を
参照して説明する。図１は本発明の第１の実施例の経路
構成を示す回路図である。
参照して説明する。図１は本発明の第１の実施例の経路
構成を示す回路図である。
【００２３】本実施例は、３つのＰチャンネルＭＯＳト
ランジスタＭ１ ，Ｍ２ およびＭ４ と２つのＮチャ
ンネルＭＯＳトランジスタＭ３ およびＭ５ と反転回
路１とからなっている。
ランジスタＭ１ ，Ｍ２ およびＭ４ と２つのＮチャ
ンネルＭＯＳトランジスタＭ３ およびＭ５ と反転回
路１とからなっている。
【００２４】ＰチャンネルＭＯＳトランジスタＭ１ は
、ソースが電源に接続され、ゲートが入力端子２に接続
され、ドレインがＰチャンネルＭＯＳトランジスタＭ２
およびＭ４ のソースに接続されている。
、ソースが電源に接続され、ゲートが入力端子２に接続
され、ドレインがＰチャンネルＭＯＳトランジスタＭ２
およびＭ４ のソースに接続されている。
【００２５】ＰチャンネルＭＯＳトランジスタＭ２ は
、ゲートに定電圧源３からの基準電圧ＶＲＥＦ が加え
られており、ドレインがＮチャンネルＭＯＳトランジス
タＭ３ のドレインに接続されている。尚、Ｎチャンネ
ルＭＯＳトランジスタＭ３ のソースは接地されている
。
、ゲートに定電圧源３からの基準電圧ＶＲＥＦ が加え
られており、ドレインがＮチャンネルＭＯＳトランジス
タＭ３ のドレインに接続されている。尚、Ｎチャンネ
ルＭＯＳトランジスタＭ３ のソースは接地されている
。
【００２６】ＰチャンネルＭＯＳトランジスタＭ４ は
、ドレインがＮチャンネルＭＯＳトランジスタＭ５ の
ドレインに接続されている。尚、ＮチャンネルＭＯＳト
ランジスタＭ５ のソースは接地されている。
、ドレインがＮチャンネルＭＯＳトランジスタＭ５ の
ドレインに接続されている。尚、ＮチャンネルＭＯＳト
ランジスタＭ５ のソースは接地されている。
【００２７】そして、ＰチャンネルＭＯＳトランジスタ
Ｍ４ 並びにＮチャンネルＭＯＳトランジスタＭ３ お
よびＭ５ のゲートは入力端子２に接続されている。
Ｍ４ 並びにＮチャンネルＭＯＳトランジスタＭ３ お
よびＭ５ のゲートは入力端子２に接続されている。
【００２８】この差動増幅回路の出力はＰチャンネルＭ
ＯＳトランジスタＭ４ とＮチャンネルＭＯＳトランジ
スタＭ５ の共通のドレインから、次段の反転回路１を
介して出力端子４から出力される。反転回路１は波形整
形のために設けてある。
ＯＳトランジスタＭ４ とＮチャンネルＭＯＳトランジ
スタＭ５ の共通のドレインから、次段の反転回路１を
介して出力端子４から出力される。反転回路１は波形整
形のために設けてある。
【００２９】次に本実施例の動作について説明する。こ
の回路は、ＰチャンネルＭＯＳトランジスタＭ２ およ
びＮチャンネルＭＯＳトランジスタＭ４ を差動入力と
する差動増幅回路であり、ＮチャンネルＭＯＳトランジ
スタＭ５ は負荷である。又、ＰチャンネルＭＯＳトラ
ンジスタＭ１ はソース側電流源である。
の回路は、ＰチャンネルＭＯＳトランジスタＭ２ およ
びＮチャンネルＭＯＳトランジスタＭ４ を差動入力と
する差動増幅回路であり、ＮチャンネルＭＯＳトランジ
スタＭ５ は負荷である。又、ＰチャンネルＭＯＳトラ
ンジスタＭ１ はソース側電流源である。
【００３０】ここで、ＮチャンネルＭＯＳトランジスタ
Ｍ３ はスイッチ素子であって、ＮチャンネルＭＯＳト
ランジスタＭ５ に比べて大きな相互コンダクタンスを
持っている。従って、このＭＯＳトランジスタがオン状
態の時はＰチャンネルＭＯＳトランジスタＭ２ のドレ
インが接地されていることと等価である。
Ｍ３ はスイッチ素子であって、ＮチャンネルＭＯＳト
ランジスタＭ５ に比べて大きな相互コンダクタンスを
持っている。従って、このＭＯＳトランジスタがオン状
態の時はＰチャンネルＭＯＳトランジスタＭ２ のドレ
インが接地されていることと等価である。
【００３１】通常の差動増幅回路では、図１中のＰチャ
ンネルＭＯＳトランジスタＭ１ およびＮチャンネルＭ
ＯＳトランジスタＭ５ の部分が定電流源素子あるいは
抵抗素子で構成されているのに対して、本実施例ではゲ
ートが入力端子２につながれたＭＯＳトランジスタを用
いている最大の理由は、入力レベルが電源電位または接
地電位となった時に入力回路の電源・接地間に貫通電流
が流れないようにするためである。
ンネルＭＯＳトランジスタＭ１ およびＮチャンネルＭ
ＯＳトランジスタＭ５ の部分が定電流源素子あるいは
抵抗素子で構成されているのに対して、本実施例ではゲ
ートが入力端子２につながれたＭＯＳトランジスタを用
いている最大の理由は、入力レベルが電源電位または接
地電位となった時に入力回路の電源・接地間に貫通電流
が流れないようにするためである。
【００３２】本実施例では、ＣＭＯＳＬＳＩは信号が変
化しない時には電力を消費しないという特徴を最大に発
揮するために、上記のような構成になっている。
化しない時には電力を消費しないという特徴を最大に発
揮するために、上記のような構成になっている。
【００３３】一般的にＣＭＯＳＬＳＩの入力回路に差動
増幅回路が使われかったのは、上記の貫通電流を防ぐこ
とができなかったからである。
増幅回路が使われかったのは、上記の貫通電流を防ぐこ
とができなかったからである。
【００３４】差動増幅回路を用いた時の最大の利点は、
論理しきい値が温度変化の影響を受けにくくなる点であ
る。又、製造プロセスの変動の影響も受けにくくなる。
論理しきい値が温度変化の影響を受けにくくなる点であ
る。又、製造プロセスの変動の影響も受けにくくなる。
【００３５】この結果、本実施例では、論理しきい値が
基準電圧ＶＲＥＦ にほぼ等しくなり、従来難しかった
ＴＴＬレベルの信号の入力回路が容易に設計できること
になる。
基準電圧ＶＲＥＦ にほぼ等しくなり、従来難しかった
ＴＴＬレベルの信号の入力回路が容易に設計できること
になる。
【００３６】次に、本発明の第２の実施例について述べ
る。本実施例は、第１の実施例では基準電圧ＶＲＥＦ
を定電圧源３によって得ていたのに対して、差動入力ト
ランジスタのしきい値電圧を変えることによって基準電
圧を発生させるようにしたものである。
る。本実施例は、第１の実施例では基準電圧ＶＲＥＦ
を定電圧源３によって得ていたのに対して、差動入力ト
ランジスタのしきい値電圧を変えることによって基準電
圧を発生させるようにしたものである。
【００３７】図２において、ＰチャンネルＭＯＳトラン
ジスタＭ６ のゲートを接地し、又、ＰチャンネルＭＯ
ＳトランジスタＭ４ のしきい値電圧ＶＴＭ４ よりＰ
チャンネルＭＯＳトランジスタＭ６ のしきい値電圧Ｖ
ＴＭ６ の方を、約１．４Ｖ（ＴＴＬレベルの論理しき
い値）だけ高く設定することによって、ＴＴＬレベル信
号の入力回路を実現することができる。
ジスタＭ６ のゲートを接地し、又、ＰチャンネルＭＯ
ＳトランジスタＭ４ のしきい値電圧ＶＴＭ４ よりＰ
チャンネルＭＯＳトランジスタＭ６ のしきい値電圧Ｖ
ＴＭ６ の方を、約１．４Ｖ（ＴＴＬレベルの論理しき
い値）だけ高く設定することによって、ＴＴＬレベル信
号の入力回路を実現することができる。
【００３８】この回路では、論理しきい値が製造プロセ
スの変動によるＭＯＳトランジスタのしきい値電圧の変
動の影響を受けるが、ＰチャンネルＭＯＳトランジスタ
Ｍ４ とＰチャンネルＭＯＳトラジスタＭ６ とは導電
型が同じくＰチャンネルであるため、しきい値電圧の差
はそれほど広がらず、±０．１５Ｖ以内に抑えることは
容易である。
スの変動によるＭＯＳトランジスタのしきい値電圧の変
動の影響を受けるが、ＰチャンネルＭＯＳトランジスタ
Ｍ４ とＰチャンネルＭＯＳトラジスタＭ６ とは導電
型が同じくＰチャンネルであるため、しきい値電圧の差
はそれほど広がらず、±０．１５Ｖ以内に抑えることは
容易である。
【００３９】本実施例では、ＰチャンネルＭＯＳトラン
ジスタＭ６ のゲートを電源端子につなぐことも考えら
れるが、この場合には、 入力信号レベル（１．４Ｖ）−ＶＴＭ４ ＝電源電圧−
ＶＴＭ６ の式を満たすように２つのＰチャンネルＭＯＳトランジ
スタのしきい値電圧を設定すればよい。
ジスタＭ６ のゲートを電源端子につなぐことも考えら
れるが、この場合には、 入力信号レベル（１．４Ｖ）−ＶＴＭ４ ＝電源電圧−
ＶＴＭ６ の式を満たすように２つのＰチャンネルＭＯＳトランジ
スタのしきい値電圧を設定すればよい。
【００４０】又、ＰチャンネルＭＯＳトランジスタＭ１
のドレイン側とＮチャンネルＭＯＳトランジスタＭ５
のドレイン側に電流源素子あるいは抵抗素子を入れて
この回路の直流ゲインを上げる方法もある。
のドレイン側とＮチャンネルＭＯＳトランジスタＭ５
のドレイン側に電流源素子あるいは抵抗素子を入れて
この回路の直流ゲインを上げる方法もある。
【００４１】尚、第１の実施例および第２の実施例では
、差動入力としてＰチャンネルＭＯＳトランジスタを用
いた場合を説明したが、ＮチャンネルＭＯＳトランジス
タを用いても同様な効果を得ることができる。
、差動入力としてＰチャンネルＭＯＳトランジスタを用
いた場合を説明したが、ＮチャンネルＭＯＳトランジス
タを用いても同様な効果を得ることができる。
【００４２】
【発明の効果】以上説明したように、本発明は、入力回
路として差動増幅回路を取り入れたことにより、その論
理しきい値が製造プロセスの変動によるＭＯＳトランジ
スタのしきい値電圧の変動の影響、および温度変化の影
響を受けにくくなったので、ＴＴＬレベルの入力信号の
入力回路として用いることができる。
路として差動増幅回路を取り入れたことにより、その論
理しきい値が製造プロセスの変動によるＭＯＳトランジ
スタのしきい値電圧の変動の影響、および温度変化の影
響を受けにくくなったので、ＴＴＬレベルの入力信号の
入力回路として用いることができる。
【００４３】又、本発明の入力回路は、ＴＴＬレベルの
入力信号ではなくＣＭＯＳレベルの入力信号を扱う場合
には、入力信号が接地レベルまたは電源レベルの時、こ
の入力回路には電源電流が流れないという特徴も併せ持
っている。
入力信号ではなくＣＭＯＳレベルの入力信号を扱う場合
には、入力信号が接地レベルまたは電源レベルの時、こ
の入力回路には電源電流が流れないという特徴も併せ持
っている。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来の入力回路の回路図である。
【図４】従来の入力回路の入出力特性を示す図である。
１ 反転回路
２ 入力端子
３ 定電圧源
４ 出力端子
Claims (1)
- 【請求項１】 差動増幅回路の一方の入力を基準電圧
に固定し他方の入力には入力端子を介して入力信号を入
力し、この差動増幅回路の電源側の素子と電源との間に
は第１導電型の第１のＭＯＳ電界効果トランジスタを直
列に接続し接地側の素子と接地との間には第２導電型の
第２のＭＯＳ電界効果トランジスタを直列に接続し、前
記第１のＭＯＳ電界効果トランジスタのゲートおよび前
記第２のＭＯＳ電界効果トランジスタのゲートを入力端
子に接続したことを特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019603A JPH04258020A (ja) | 1991-02-13 | 1991-02-13 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019603A JPH04258020A (ja) | 1991-02-13 | 1991-02-13 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04258020A true JPH04258020A (ja) | 1992-09-14 |
Family
ID=12003784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3019603A Pending JPH04258020A (ja) | 1991-02-13 | 1991-02-13 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04258020A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034555A (en) * | 1992-06-15 | 2000-03-07 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
-
1991
- 1991-02-13 JP JP3019603A patent/JPH04258020A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720804B2 (en) | 1992-05-15 | 2004-04-13 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6034555A (en) * | 1992-06-15 | 2000-03-07 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6492846B1 (en) | 1992-06-15 | 2002-12-10 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6707325B2 (en) | 1992-06-15 | 2004-03-16 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
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