JPH0425948A - ウォッチドッグ・タイマ - Google Patents
ウォッチドッグ・タイマInfo
- Publication number
- JPH0425948A JPH0425948A JP2131819A JP13181990A JPH0425948A JP H0425948 A JPH0425948 A JP H0425948A JP 2131819 A JP2131819 A JP 2131819A JP 13181990 A JP13181990 A JP 13181990A JP H0425948 A JPH0425948 A JP H0425948A
- Authority
- JP
- Japan
- Prior art keywords
- timer
- signal
- wclr
- gate
- logical value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims abstract description 9
- 230000005856 abnormality Effects 0.000 claims abstract description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はウォッチドッグ・タイマに関し、特にマイクロ
コンピュータに内蔵されるウォッチドッグ・タイマに関
する。
コンピュータに内蔵されるウォッチドッグ・タイマに関
する。
従来の技術を図を参照して説明する。第３図は従来のウ
オッチドツク・タイマのブロック図である。従来のウォ
ッチドッグ・タイマはタイマ３ｏ１゜ウォッチドッグ・
タイマクリア信号ＷＣＬＲ，クロック信号ｃＬＫ、ウォ
ッチドッグ・タイマ出力信号ＷＤＴＯから構成される。
オッチドツク・タイマのブロック図である。従来のウォ
ッチドッグ・タイマはタイマ３ｏ１゜ウォッチドッグ・
タイマクリア信号ＷＣＬＲ，クロック信号ｃＬＫ、ウォ
ッチドッグ・タイマ出力信号ＷＤＴＯから構成される。
ウォッチドッグ・タイマは通常マイクロコンピュータ内
のＣＰＵ （図中不図示）と接続されて使用される。Ｃ
ＰＵはウォッチドッグ・タイマクリア信号を発生する命
令をテコードすると、ウォッチドッグ・タイマクリア信
号ＷＣＬＲを論理値“１”にする。ウォッチドッグ・タ
イマクリア信号ＷＣＬＲはタイマ３０１に入力される。
のＣＰＵ （図中不図示）と接続されて使用される。Ｃ
ＰＵはウォッチドッグ・タイマクリア信号を発生する命
令をテコードすると、ウォッチドッグ・タイマクリア信
号ＷＣＬＲを論理値“１”にする。ウォッチドッグ・タ
イマクリア信号ＷＣＬＲはタイマ３０１に入力される。
タイマ３０１は周期Ｔのタイマであり、クロック信号Ｃ
ＬＫの立上がりでインクリメントし、ＣＰＵからのタイ
マクリア信号ＷＣＬＲが論理値′″１″のときリセット
される。タイマ３０１がオーバーフローするとオーバー
フロー信号ＯＶＦを論理値“ｌ”にする。
ＬＫの立上がりでインクリメントし、ＣＰＵからのタイ
マクリア信号ＷＣＬＲが論理値′″１″のときリセット
される。タイマ３０１がオーバーフローするとオーバー
フロー信号ＯＶＦを論理値“ｌ”にする。
オーバーフロー信号ＯＶＦがウォッチドッグ・タイマ出
力信号ＷＤＴＯである。
力信号ＷＤＴＯである。
次に従来の技術の動作を説明する。
ＣＰＵがウォッチドッグ・タイマクリア信号ＷＣＬＲを
発生する命令をデコードすると、ウォッチドッグ・タイ
マクリア信号ＷＣＬＲが論理値ｕ Ｉ ＩＩになり、タ
イマ３０１はリセットされる。
発生する命令をデコードすると、ウォッチドッグ・タイ
マクリア信号ＷＣＬＲが論理値ｕ Ｉ ＩＩになり、タ
イマ３０１はリセットされる。
タイマ３０１０周期がＴであるから、ＣＰＵが実行する
プログラム中にＴより短い間隔でウォッチドッグ・タイ
マクリア信号ＷＣＬＲを発生する命令をあらかじめ入れ
ることにより、タイマ３０１はオーバーフローする前に
クリアされるため、ＣＰＵが正常に動作している間は、
タイマ３０１のオーバーフロー信号ＯＶＦは論理値“１
″になることはなく、ウォッチドッグ・タイマ出力信号
ＷＤＴＯは論理値“′１パにならない。
プログラム中にＴより短い間隔でウォッチドッグ・タイ
マクリア信号ＷＣＬＲを発生する命令をあらかじめ入れ
ることにより、タイマ３０１はオーバーフローする前に
クリアされるため、ＣＰＵが正常に動作している間は、
タイマ３０１のオーバーフロー信号ＯＶＦは論理値“１
″になることはなく、ウォッチドッグ・タイマ出力信号
ＷＤＴＯは論理値“′１パにならない。
しかし、ＣＰＵに異常が発生し、ウォッチドッグ・タイ
マクリア信号ＷＣＬＲを発生する命令をデコードできな
くなると、タイマ３０１はクリアされずにオーバーフロ
ーし、オーバーフロー信号ＯＶＦが論理値“′１パにな
り、ウォッチドッグ・タイマ出力信号ＷＤＴＯが論理値
“１パになる。
マクリア信号ＷＣＬＲを発生する命令をデコードできな
くなると、タイマ３０１はクリアされずにオーバーフロ
ーし、オーバーフロー信号ＯＶＦが論理値“′１パにな
り、ウォッチドッグ・タイマ出力信号ＷＤＴＯが論理値
“１パになる。
ウオッチドツク・タイ、マ出力信号ＷＤＴＯを外部に出
力することにより、ＣＰＵに異常が発生したことを認識
し所定の対処をすることができる。
力することにより、ＣＰＵに異常が発生したことを認識
し所定の対処をすることができる。
従来の技術では、ウォッチドッグ・タイマクリア信号を
発生する命令を含んだループにおちいってデッドロック
した場合や、ウォッチドッグ・タイマクリア信号が論理
値ＩＩ Ｉ １１に固定された場合に、異常を検出でき
ないという問題点がある。
発生する命令を含んだループにおちいってデッドロック
した場合や、ウォッチドッグ・タイマクリア信号が論理
値ＩＩ Ｉ １１に固定された場合に、異常を検出でき
ないという問題点がある。
本発明のウォッチドッグ・タイマは所定のクリア信号に
よりクリアされ、所定のクロックを計数し、所定時間経
過するとオーバーフロースル第１の計数手段と、所定期
間の経過を検出する時間経過検出手段と、前記時間経過
検出手段が検出する所定期間に前記第１の計数手段をク
リアするクリア信号を計数する第２の計数手段とを備え
、前記第１の計数手段のオーバーフローと前記第２の計
数手段が所定の数だけ計数したことを検出したことの論
理和により異常検出信号を発生することを特徴とする。
よりクリアされ、所定のクロックを計数し、所定時間経
過するとオーバーフロースル第１の計数手段と、所定期
間の経過を検出する時間経過検出手段と、前記時間経過
検出手段が検出する所定期間に前記第１の計数手段をク
リアするクリア信号を計数する第２の計数手段とを備え
、前記第１の計数手段のオーバーフローと前記第２の計
数手段が所定の数だけ計数したことを検出したことの論
理和により異常検出信号を発生することを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明を用いたウォッチドッグタイマのブロッ
ク図である。ウォッチドッグ・タイマはタイマ１０１．
タイマ１０２．カウンタ１０３．ＯＲゲート１０４から
構成される。
ク図である。ウォッチドッグ・タイマはタイマ１０１．
タイマ１０２．カウンタ１０３．ＯＲゲート１０４から
構成される。
タイマ１０１は周期Ｔｌのタイマであり、クロック信号
ＣＬＫの立上がりでインクリメントし、ＣＰＵからのウ
ォッチドッグ・タイマクリア信号ＷＣＬＲが論理値“１
”になるとリセットされ、オーバーフローすると、オー
バーフロー信号０■Ｆ１を論理値″１″にする。オーバ
ーフロー信号０ＶＦ１はＯＲゲート１０４に入力される
。
ＣＬＫの立上がりでインクリメントし、ＣＰＵからのウ
ォッチドッグ・タイマクリア信号ＷＣＬＲが論理値“１
”になるとリセットされ、オーバーフローすると、オー
バーフロー信号０■Ｆ１を論理値″１″にする。オーバ
ーフロー信号０ＶＦ１はＯＲゲート１０４に入力される
。
タイマ１０２は周期Ｔ２のタイマであり、クロック信号
ＣＬＫの立上がりでインクリメントし、オーバーフロー
すると、オーバーフロー信号○ＶＦ２を論理値“ｌ゛′
にする。オーバーフロー信号０ＶＦ２はカウンター１０
３に入力される。
ＣＬＫの立上がりでインクリメントし、オーバーフロー
すると、オーバーフロー信号○ＶＦ２を論理値“ｌ゛′
にする。オーバーフロー信号０ＶＦ２はカウンター１０
３に入力される。
カウンター１０３は４ピツ）・のカウンタで、タイマ１
０２からのオーバーフロー信号○ＶＦ２が論理値“１″
になるとリセットされ、ＣＰＵからのタイマクリア信号
ＷＣＬＲが論理値゛′１”′のときインクリメントし、
値が１６になるとキャリー信号ＣＹを論理値ＩＩ Ｉ
ＩＩにする。キャリー信号ＣＹはＯＲゲート１０４に入
力される。
０２からのオーバーフロー信号○ＶＦ２が論理値“１″
になるとリセットされ、ＣＰＵからのタイマクリア信号
ＷＣＬＲが論理値゛′１”′のときインクリメントし、
値が１６になるとキャリー信号ＣＹを論理値ＩＩ Ｉ
ＩＩにする。キャリー信号ＣＹはＯＲゲート１０４に入
力される。
ＯＲゲー＋−１０４は２人力のＯＲゲートであり、タイ
マ１０１のオーバーフロー信号○ＶＦＩとカウンタ１０
３のキャリー信号ＣＹのいずれかが１°゛であると、ウ
ォッチドッグ・タイマ出力信号ＷＤＴＯを論理値°′１
゛にする。
マ１０１のオーバーフロー信号○ＶＦＩとカウンタ１０
３のキャリー信号ＣＹのいずれかが１°゛であると、ウ
ォッチドッグ・タイマ出力信号ＷＤＴＯを論理値°′１
゛にする。
次に本発明の詳細な説明する。
タイマ１０１の動作は従来の技術と同じであり、ウォッ
チドッグ・タイマクリア信号Ｗ ＣＬ Ｒを発生する命
令をテコ−Ｆできなくなると、タイマ１０１はクリアさ
れず、オーバーフロー信号ＯＶＦ １が論理値“１″に
なり、ＯＲゲート２０４の出力信号ＷＤＴＯが論理値Ｉ
Ｉ １ ｎになる。
チドッグ・タイマクリア信号Ｗ ＣＬ Ｒを発生する命
令をテコ−Ｆできなくなると、タイマ１０１はクリアさ
れず、オーバーフロー信号ＯＶＦ １が論理値“１″に
なり、ＯＲゲート２０４の出力信号ＷＤＴＯが論理値Ｉ
Ｉ １ ｎになる。
カウンタ１０３は４ビツトのカウンタで、タイマ１０２
０周期がＴ２であることから、Ｔ２０期間にウォッチド
ッグ・タイマクリア信号ＷＣＬＲを発生する命令が１６
回以上デコードされると、カウンタ１０３のキャリー信
号ＣＹが論理値ｉ＋ １ ＋＋となり、ウォッチドッグ
タイマ出力信号ＷＤＴＯが論理値ＩＩ １”になる。こ
れにより、ウォッチドッグ・タイマクリア信号ＷＣＬＲ
を発生する命令を含むループにプログラムがプツトロッ
クした場合にも割込みを発生できる。
０周期がＴ２であることから、Ｔ２０期間にウォッチド
ッグ・タイマクリア信号ＷＣＬＲを発生する命令が１６
回以上デコードされると、カウンタ１０３のキャリー信
号ＣＹが論理値ｉ＋ １ ＋＋となり、ウォッチドッグ
タイマ出力信号ＷＤＴＯが論理値ＩＩ １”になる。こ
れにより、ウォッチドッグ・タイマクリア信号ＷＣＬＲ
を発生する命令を含むループにプログラムがプツトロッ
クした場合にも割込みを発生できる。
本発明の第２の実施例について説明する。第２図は本発
明の第２の実施例のブロック図である。
明の第２の実施例のブロック図である。
ウォッチドッグ・タイマはタイマ２０１．カウンタ２０
３．ＯＲゲー）２０４．ＮＯＲゲート２０５、ＡＮＤゲ
ート２０６から構成される。
３．ＯＲゲー）２０４．ＮＯＲゲート２０５、ＡＮＤゲ
ート２０６から構成される。
タイマ２０１は周期Ｔｌの８ビツトのタイマであり、ク
ロック信号ＣＬＫの立上がりでインクリメントし、ＣＰ
Ｕからのウォッチドッグ・タイマクリア信号ＷＣＬＲが
論理値“１”になるとリセットされ、オーバーフローす
ると、オーバーフルー信号ＯＶＦを論理値“１パにする
。オーバ−フロー信号０ＶＦ１はＯＲゲート２０４に入
力され、タイマ２０１の出力の４〜７ヒツトは４ＮＯＲ
ケート２０５に入力される。
ロック信号ＣＬＫの立上がりでインクリメントし、ＣＰ
Ｕからのウォッチドッグ・タイマクリア信号ＷＣＬＲが
論理値“１”になるとリセットされ、オーバーフローす
ると、オーバーフルー信号ＯＶＦを論理値“１パにする
。オーバ−フロー信号０ＶＦ１はＯＲゲート２０４に入
力され、タイマ２０１の出力の４〜７ヒツトは４ＮＯＲ
ケート２０５に入力される。
ＮＯＲケート２０５は４人力のＮＯＲゲートであり、タ
イマ２０１のデータの４〜７ビツトを入力し、タイマ２
０１のデータの４〜７ビツトがすべて論理値“０°′の
とき、出力を論理値パ１°゛にする。ＮＯＲゲート２０
５の出力はＡＮＤゲート２０６に入力される。
イマ２０１のデータの４〜７ビツトを入力し、タイマ２
０１のデータの４〜７ビツトがすべて論理値“０°′の
とき、出力を論理値パ１°゛にする。ＮＯＲゲート２０
５の出力はＡＮＤゲート２０６に入力される。
ＡＮＤゲート２０６は２人力のＡＮＤゲートであり、ウ
ォッチドッグ・タイマクリア信号ＷＣＬＲとＮＯＲゲー
ト２０５の出力を入力し、ウォッチドッグ・タイマクリ
ア信号ＷＣＬＲとＮＯＲゲート２０５の出力がいずれも
論理値“′ｌ″の時出力を論理値“ｌ １１にする。Ａ
ＮＤゲー１−２０３の出力はカウンタ２０３に入力され
る。
ォッチドッグ・タイマクリア信号ＷＣＬＲとＮＯＲゲー
ト２０５の出力を入力し、ウォッチドッグ・タイマクリ
ア信号ＷＣＬＲとＮＯＲゲート２０５の出力がいずれも
論理値“′ｌ″の時出力を論理値“ｌ １１にする。Ａ
ＮＤゲー１−２０３の出力はカウンタ２０３に入力され
る。
カウンター２０３は４ビツトのカウンタで、タイマ２０
１のデータの第４ビツトが論理値ＩＩ １ ））になる
とリセットされ、ＡＮＤケート２０６の出力が論理値パ
１“のときインクリメントし、値が１６になるとキャリ
ー信号ＣＹを論理値゛１”にする。キャリー信号ＣＹは
ＯＲゲート２０４に入力される。
１のデータの第４ビツトが論理値ＩＩ １ ））になる
とリセットされ、ＡＮＤケート２０６の出力が論理値パ
１“のときインクリメントし、値が１６になるとキャリ
ー信号ＣＹを論理値゛１”にする。キャリー信号ＣＹは
ＯＲゲート２０４に入力される。
ＯＲゲート２０４は２人力のＯＲゲートであり、タイマ
２０３のオーバーフロー（１０ＶＦ１．！：カウンタ２
０３のキャリー信号ＣＹのいずれかが論理値゛″ｌ′″
であると、ウォッチドッグ・タイマ出力信号ＷＤＴＯを
°゛１″にする。
２０３のオーバーフロー（１０ＶＦ１．！：カウンタ２
０３のキャリー信号ＣＹのいずれかが論理値゛″ｌ′″
であると、ウォッチドッグ・タイマ出力信号ＷＤＴＯを
°゛１″にする。
次に本発明の詳細な説明する。
タイマ２０１の動作は第１の実施例と同じであり、ウォ
ッチドッグ・タイマクリア信号ＷＣＬＲを発生する命令
をデコードできなくなると、タイマ２０１はクリアされ
ず、オーバーフロー信号○ｖＦｌが論理値“１″になり
、ＯＲゲート２ｏ４の出力信号ＷＤＴＯが論理値″１″
になる。
ッチドッグ・タイマクリア信号ＷＣＬＲを発生する命令
をデコードできなくなると、タイマ２０１はクリアされ
ず、オーバーフロー信号○ｖＦｌが論理値“１″になり
、ＯＲゲート２ｏ４の出力信号ＷＤＴＯが論理値″１″
になる。
カウンタ１０３がインクリメントするのはＡＮＤゲート
２０６が論理値“１゛の時である。ＡＮＤゲート２０６
の出力が論理値“１″”になるのはＮＯＲゲート２０５
の出力が論理値“′１パの期間にウォッチドッグ・タイ
マクリア信号ＷＣＬＲを発生する命令がデコートされた
場合であり、カウンタ２０３はタイマ２０１のデータが
“’ｏｏｏｏｏｏｏ’“から“’００００１１１１”の
期間にウォッチドッグ・タイマクリア信号ＷＣＬＲを発
生する命令をデコートした数をカウントし、１６回以上
であればキャリー信号ＣＹを論理値“１°゛にする。タ
イマ２０１のデータが“’０００１０００”になるとカ
ウンタ２０３はクリアされる。
２０６が論理値“１゛の時である。ＡＮＤゲート２０６
の出力が論理値“１″”になるのはＮＯＲゲート２０５
の出力が論理値“′１パの期間にウォッチドッグ・タイ
マクリア信号ＷＣＬＲを発生する命令がデコートされた
場合であり、カウンタ２０３はタイマ２０１のデータが
“’ｏｏｏｏｏｏｏ’“から“’００００１１１１”の
期間にウォッチドッグ・タイマクリア信号ＷＣＬＲを発
生する命令をデコートした数をカウントし、１６回以上
であればキャリー信号ＣＹを論理値“１°゛にする。タ
イマ２０１のデータが“’０００１０００”になるとカ
ウンタ２０３はクリアされる。
本実施例はタイマを１つしか使用しないため回路を小型
にすることができる。
にすることができる。
′以上説明したように、本発明によりウォッチドッグ・
タイマクリア信号を発生する命令がデコードされない場
合だけでなく、ウォッチドッグ・タイマクリア命令をデ
コードし続けた場合にも割込みを発生することができる
ようになり、ＣＰＵの異常を早期に発見することができ
ることがら安全なシステムの構築が可能となる。
タイマクリア信号を発生する命令がデコードされない場
合だけでなく、ウォッチドッグ・タイマクリア命令をデ
コードし続けた場合にも割込みを発生することができる
ようになり、ＣＰＵの異常を早期に発見することができ
ることがら安全なシステムの構築が可能となる。
第１図は本発明の第１の実施例のブロック図、第２図は
本発明の第２の実施例のブロック図、第３１１ｆｆｌは
従来の技術のブロック図である。 １．０１，１０２，２０１，３０１・・・・・・タイマ
１０３．２０３・・・・・・カウンタ、１０４，２０４
・・・・・ＯＲゲート、２０５・・・・・・ＮＯＲケー
ト、 ２０６・・・・・・Ａ、ＮＤゲート、ＣＬＫ・・
・・・・クロック信号、ＷＣＬＲ・・・・・・ウォッチ
ドッグ・タイマクリア信号、ＯＶＦ、０ＶＦ１，０ＶＦ
２−−−−・−オーバー７ｏ−信号、ＣＹ・・・・・・
キャリー信号、ＷＤＴＯ・・・・・・ウォッチドッグ・
タイマ出力信号。 代理人 弁理士 内 原 晋
本発明の第２の実施例のブロック図、第３１１ｆｆｌは
従来の技術のブロック図である。 １．０１，１０２，２０１，３０１・・・・・・タイマ
１０３．２０３・・・・・・カウンタ、１０４，２０４
・・・・・ＯＲゲート、２０５・・・・・・ＮＯＲケー
ト、 ２０６・・・・・・Ａ、ＮＤゲート、ＣＬＫ・・
・・・・クロック信号、ＷＣＬＲ・・・・・・ウォッチ
ドッグ・タイマクリア信号、ＯＶＦ、０ＶＦ１，０ＶＦ
２−−−−・−オーバー７ｏ−信号、ＣＹ・・・・・・
キャリー信号、ＷＤＴＯ・・・・・・ウォッチドッグ・
タイマ出力信号。 代理人 弁理士 内 原 晋
Claims (1)
- 所定のクリア信号によりクリアされ、所定のクロックを
計数し、所定時間経過するとオーバーフローする第１の
計数手段と、所定期間の経過を検出する時間経過検出手
段と、前記時間経過検出手段が検出する所定期間に前記
第１の計数手段をクリアするクリア信号を計数する第２
の計数手段とを備え、前記第１の計数手段のオーバーフ
ローと前記第２の計数手段が所定の数だけ計数したこと
を検出したことの論理和により異常検出信号を発生する
ウォッチドッグ・タイマ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131819A JP2864663B2 (ja) | 1990-05-22 | 1990-05-22 | ウォッチドッグ・タイマ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131819A JP2864663B2 (ja) | 1990-05-22 | 1990-05-22 | ウォッチドッグ・タイマ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0425948A true JPH0425948A (ja) | 1992-01-29 |
| JP2864663B2 JP2864663B2 (ja) | 1999-03-03 |
Family
ID=15066844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2131819A Expired - Lifetime JP2864663B2 (ja) | 1990-05-22 | 1990-05-22 | ウォッチドッグ・タイマ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864663B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1277666B (de) * | 1966-01-18 | 1968-09-12 | Elbe Kamera Gmbh | Einrichtung zur elektromagnetischen Verschlusssteuerung |
| WO2008026283A1 (fr) * | 2006-08-31 | 2008-03-06 | Fujitsu Limited | Circuit de surveillance d'horloge, appareil de traitement d'informations et procédé de surveillance d'horloge |
| CN111309508A (zh) * | 2020-02-18 | 2020-06-19 | 西安微电子技术研究所 | 一种嵌入式星载计算机看门狗电路及其工作方法 |
-
1990
- 1990-05-22 JP JP2131819A patent/JP2864663B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1277666B (de) * | 1966-01-18 | 1968-09-12 | Elbe Kamera Gmbh | Einrichtung zur elektromagnetischen Verschlusssteuerung |
| WO2008026283A1 (fr) * | 2006-08-31 | 2008-03-06 | Fujitsu Limited | Circuit de surveillance d'horloge, appareil de traitement d'informations et procédé de surveillance d'horloge |
| JPWO2008026283A1 (ja) * | 2006-08-31 | 2010-01-14 | 富士通株式会社 | クロック監視回路、情報処理装置およびクロック監視方法 |
| CN111309508A (zh) * | 2020-02-18 | 2020-06-19 | 西安微电子技术研究所 | 一种嵌入式星载计算机看门狗电路及其工作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2864663B2 (ja) | 1999-03-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4956807A (en) | Watchdog timer | |
| US4623981A (en) | ALU with carry length detection | |
| JP2001184234A (ja) | ウォッチドッグタイマ | |
| JPH0425948A (ja) | ウォッチドッグ・タイマ | |
| US7467178B2 (en) | Dual mode arithmetic saturation processing | |
| TWI823224B (zh) | 控制電路及控制方法 | |
| JPS6133552A (ja) | 情報処理装置 | |
| JPS6051141B2 (ja) | プログラム暴走検出方式 | |
| JP2665043B2 (ja) | Ｃｐｕの暴走検出回路 | |
| JP2830522B2 (ja) | ウォッチドッグ・タイマ | |
| JP2950080B2 (ja) | マイクロコンピュータ | |
| JPS63268044A (ja) | ウオツチ・ドツグ・タイマ | |
| JPH01232827A (ja) | リングカウンタ装置 | |
| JP3129873B2 (ja) | マイクロコンピュータ | |
| JPH0444123A (ja) | マイクロプロセッサの末定義命令検出方法及びその回路 | |
| JPH0573360A (ja) | ウオツチドツグ・タイマ | |
| JPS5844261B2 (ja) | サブル−チン動作障害検出装置 | |
| KR20010009389A (ko) | 오동작 방지 회로 | |
| JPH03102915A (ja) | 論理回路 | |
| JPS6289139A (ja) | 情報処理装置の性能制御方式 | |
| JPH02300944A (ja) | 暴走検出回路 | |
| JPS5856150B2 (ja) | 誤り検出装置 | |
| JPH01266631A (ja) | マイクロコンピュータ | |
| JPS62287340A (ja) | 算術論理演算ユニツト | |
| JPS6247210A (ja) | クロツク信号断検出回路 |