JPH04260331A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04260331A JPH04260331A JP3021754A JP2175491A JPH04260331A JP H04260331 A JPH04260331 A JP H04260331A JP 3021754 A JP3021754 A JP 3021754A JP 2175491 A JP2175491 A JP 2175491A JP H04260331 A JPH04260331 A JP H04260331A
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- Japan
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- conductivity type
- base
- film
- semiconductor substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置の製造方法
，特に，バイポーラＬＳＩの製造方法に関する。
，特に，バイポーラＬＳＩの製造方法に関する。
【０００２】近年，ＩＣは高集積化，高速化が要求され
，そのために，ＩＣを構成するトランジスタ等の素子面
積の縮小ならびにトランジスタの寄生容量の低減が必要
となっている。
，そのために，ＩＣを構成するトランジスタ等の素子面
積の縮小ならびにトランジスタの寄生容量の低減が必要
となっている。
【０００３】
【従来の技術】図５は従来例の説明図である。図におい
て，４０は半導体基板， ４１は埋没拡散層， ４２は
エピタキシャル層， ４３はフィールドＳｉＯ２膜，
４４は素子分離層， ４５はベースコンタクト電極，
４６はコレクタコンタクト電極， ４７はカバーＳｉＯ
２膜， ４８はサイドウォールＳｉＯ２膜， ４９はエ
ミッタコンタクト電極， ５０はエミッタ， ５１は内
部ベース， ５２は外部ベース， ５３はコレクタコン
タクト電極， ５４はＡｌ電極である。
て，４０は半導体基板， ４１は埋没拡散層， ４２は
エピタキシャル層， ４３はフィールドＳｉＯ２膜，
４４は素子分離層， ４５はベースコンタクト電極，
４６はコレクタコンタクト電極， ４７はカバーＳｉＯ
２膜， ４８はサイドウォールＳｉＯ２膜， ４９はエ
ミッタコンタクト電極， ５０はエミッタ， ５１は内
部ベース， ５２は外部ベース， ５３はコレクタコン
タクト電極， ５４はＡｌ電極である。
【０００４】従来のバイポーラＬＳＩにおいては，図５
に示すように，コレクタとベース・エミッタ領域を，半
導体基板上のそれぞれ別の領域に形成していたため，マ
スクによる位置合わせの余裕度を考慮しなければならず
，トランジスタのサイズが大きくなり，従って，コレク
タ・半導体基板間の容量も大きくなっていた。
に示すように，コレクタとベース・エミッタ領域を，半
導体基板上のそれぞれ別の領域に形成していたため，マ
スクによる位置合わせの余裕度を考慮しなければならず
，トランジスタのサイズが大きくなり，従って，コレク
タ・半導体基板間の容量も大きくなっていた。
【０００５】
【発明が解決しようとする課題】従って，高集積化や高
速化の進展に支障が生ずるという問題があった。本発明
は，以上の問題点を鑑み，バイポーラトランジスタの高
集積化，高速化に寄与する方法を得ることを目的として
提供されるものである。
速化の進展に支障が生ずるという問題があった。本発明
は，以上の問題点を鑑み，バイポーラトランジスタの高
集積化，高速化に寄与する方法を得ることを目的として
提供されるものである。
【０００６】
【課題を解決するための手段】図１は本発明の原理説明
図，図４は本発明の第２，第３の実施例の模式構成図で
ある。
図，図４は本発明の第２，第３の実施例の模式構成図で
ある。
【０００７】図において，１は半導体基板，２はフィー
ルド絶縁膜，３はウエル，４は第１の多結晶シリコン（
ポリＳｉ）膜，４Ａはベースコンタクト電極， ４Ｂは
コレクタコンタクト電極， ５は第１の絶縁膜，６は開
口部，７はスルー絶縁膜，８は不純物イオン，９は内部
ベース，１０Ａ はサイドウォール絶縁膜， １１Ａ
はエミッタコンタクト電極， １２はエミッタ， １３
は外部ベース， １４はコレクタコンタクト拡散層，
１５はアルミニウム（Ａｌ）電極，３６はコレクタ埋没
拡散層， ３７はエピタキシャル層， ３８は素子分離
層， ３９は高融点金属シリサイド膜である。
ルド絶縁膜，３はウエル，４は第１の多結晶シリコン（
ポリＳｉ）膜，４Ａはベースコンタクト電極， ４Ｂは
コレクタコンタクト電極， ５は第１の絶縁膜，６は開
口部，７はスルー絶縁膜，８は不純物イオン，９は内部
ベース，１０Ａ はサイドウォール絶縁膜， １１Ａ
はエミッタコンタクト電極， １２はエミッタ， １３
は外部ベース， １４はコレクタコンタクト拡散層，
１５はアルミニウム（Ａｌ）電極，３６はコレクタ埋没
拡散層， ３７はエピタキシャル層， ３８は素子分離
層， ３９は高融点金属シリサイド膜である。
【０００８】上記の問題点は，１枚のフォトマスクを用
いるのみで，エミッタ・ベース・コレクタをセルフアラ
インで形成することにより解決される。即ち，本発明の
目的は，図１（ａ）に示すように，フィールド絶縁膜２
により区画された一導電型の半導体基板１内に反対導電
型のウエル３を形成する工程と， 図１（ｂ）に示すよ
うに，該半導体基板１上にポリＳｉ膜４を被覆し， パ
タニングしてベースコンタクト電極 ４Ａ の形成予定
領域に一導電型の不純物を， コレクタコンタクト電極
４Ｂ の形成予定領域に反対導電型の不純物をそれぞ
れ導入する工程と， 図１（ｃ）に示すように，該半導
体基板１上に該ポリＳｉ膜４を覆って絶縁膜５を形成す
る工程と， 該絶縁膜５，該ポリＳｉ膜４を順次開口し
て， ベース形成用の開口部６を形成する工程と， 該
開口部６にコレクタコンタクト電極 ４Ｂ の方向より
， イオン注入法により一導電型の不純物イオン８を斜
め入射して， 該開口部６のベースコンタクト電極４Ａ
側の半導体基板１内に内部ベース９を形成する工程と，
図１（ｄ）に示すように，該開口部６内に第２の絶縁
膜１０を被覆し，異方性エッチングにより， 該開口部
６側壁にサイドウォール絶縁膜１０Ａ を形成する工程
と， 該開口部６内に第２のポリＳｉ膜１１を埋め込む
でエミッタコンタクト電極１１Ａ とする工程と， 該
半導体基板１を熱処理して， 該ポリＳｉ膜４より不純
物を拡散し，エミッタ１２， 外部ベース１３，及び該
内部ベース９と離間したコレクタコンタクト拡散層１４
を形成することにより，あるいは，図４に示すように，
前記半導体基板１内への反対導電型のウエル３の形成に
代わって， 該半導体基板１上に反対導電型のコレクタ
埋没拡散層３６を形成し， 該半導体基板１上に反対導
電型のエピタキシャル層３７を形成し， しかる後，
素子分離領域に一導電型不純物の素子分離層３８を形成
することにより，さらに，前記第１の多結晶シリコン膜
４の被覆に続いて， 高融点金属シリサイド膜３９を積
層することにより達成される。
いるのみで，エミッタ・ベース・コレクタをセルフアラ
インで形成することにより解決される。即ち，本発明の
目的は，図１（ａ）に示すように，フィールド絶縁膜２
により区画された一導電型の半導体基板１内に反対導電
型のウエル３を形成する工程と， 図１（ｂ）に示すよ
うに，該半導体基板１上にポリＳｉ膜４を被覆し， パ
タニングしてベースコンタクト電極 ４Ａ の形成予定
領域に一導電型の不純物を， コレクタコンタクト電極
４Ｂ の形成予定領域に反対導電型の不純物をそれぞ
れ導入する工程と， 図１（ｃ）に示すように，該半導
体基板１上に該ポリＳｉ膜４を覆って絶縁膜５を形成す
る工程と， 該絶縁膜５，該ポリＳｉ膜４を順次開口し
て， ベース形成用の開口部６を形成する工程と， 該
開口部６にコレクタコンタクト電極 ４Ｂ の方向より
， イオン注入法により一導電型の不純物イオン８を斜
め入射して， 該開口部６のベースコンタクト電極４Ａ
側の半導体基板１内に内部ベース９を形成する工程と，
図１（ｄ）に示すように，該開口部６内に第２の絶縁
膜１０を被覆し，異方性エッチングにより， 該開口部
６側壁にサイドウォール絶縁膜１０Ａ を形成する工程
と， 該開口部６内に第２のポリＳｉ膜１１を埋め込む
でエミッタコンタクト電極１１Ａ とする工程と， 該
半導体基板１を熱処理して， 該ポリＳｉ膜４より不純
物を拡散し，エミッタ１２， 外部ベース１３，及び該
内部ベース９と離間したコレクタコンタクト拡散層１４
を形成することにより，あるいは，図４に示すように，
前記半導体基板１内への反対導電型のウエル３の形成に
代わって， 該半導体基板１上に反対導電型のコレクタ
埋没拡散層３６を形成し， 該半導体基板１上に反対導
電型のエピタキシャル層３７を形成し， しかる後，
素子分離領域に一導電型不純物の素子分離層３８を形成
することにより，さらに，前記第１の多結晶シリコン膜
４の被覆に続いて， 高融点金属シリサイド膜３９を積
層することにより達成される。
【０００９】
【作用】本発明では，１枚のフォトマスクを用い，斜方
向入射イオン注入法により，コレクタ・ベース・エミッ
タをセルフアラインにより形成できる。
向入射イオン注入法により，コレクタ・ベース・エミッ
タをセルフアラインにより形成できる。
【００１０】また，ベースのイオン注入角度により，セ
ルフアラインでベース引出し電極と内部ベースを接続す
ることができる。
ルフアラインでベース引出し電極と内部ベースを接続す
ることができる。
【００１１】
【実施例】図２，図３は本発明の第１の実施例の工程順
模式断面図，図４は本発明の第２，第３の実施例の模式
構成図である。
模式断面図，図４は本発明の第２，第３の実施例の模式
構成図である。
【００１２】図において，１６はＳｉ基板， １７はフ
ィールドＳｉＯ２膜， １８はｎウエル，１９は第１の
ポリＳｉ膜，２０は第１のフォトレジスト膜， ２１は
Ｂ＋ ，２２は第２のフォトレジスト膜，２３はＰ＋
， ２４は第１のＳｉＯ２膜，２５は第１の開口部，２
６はスルーＳｉＯ２膜， ２７はＢ＋ ， ２８は内部
ベース， ２９は第２のＳｉＯ２膜，３０は第２のポリ
Ｓｉ膜，３１はエミッタ， ３２は外部ベース， ３３
はコレクタコンタクト拡散層， ３４は第２の開口部，
３５はＡｌ電極である。
ィールドＳｉＯ２膜， １８はｎウエル，１９は第１の
ポリＳｉ膜，２０は第１のフォトレジスト膜， ２１は
Ｂ＋ ，２２は第２のフォトレジスト膜，２３はＰ＋
， ２４は第１のＳｉＯ２膜，２５は第１の開口部，２
６はスルーＳｉＯ２膜， ２７はＢ＋ ， ２８は内部
ベース， ２９は第２のＳｉＯ２膜，３０は第２のポリ
Ｓｉ膜，３１はエミッタ， ３２は外部ベース， ３３
はコレクタコンタクト拡散層， ３４は第２の開口部，
３５はＡｌ電極である。
【００１３】図２（ａ）に示すように，ｐ型のＳｉ基板
１６上に，図示しない窒化シリコン膜をマスクとして，
選択酸化法により素子分離領域にフィールドＳｉＯ２膜
１７を６，０００ Åの厚さに形成する。
１６上に，図示しない窒化シリコン膜をマスクとして，
選択酸化法により素子分離領域にフィールドＳｉＯ２膜
１７を６，０００ Åの厚さに形成する。
【００１４】続いて， 活性化領域内に， イオン注入
法により， 燐イオン（Ｐ＋ ） を加速電圧１００ｋ
ｅＶ， ドーズ量５ｘ１０１３／ｃｍ２の条件で注入し
， １，１００ ℃で６０分の活性化アニールを行いｎ
ウエル１８を形成する。
法により， 燐イオン（Ｐ＋ ） を加速電圧１００ｋ
ｅＶ， ドーズ量５ｘ１０１３／ｃｍ２の条件で注入し
， １，１００ ℃で６０分の活性化アニールを行いｎ
ウエル１８を形成する。
【００１５】図２（ｂ）に示すように，Ｓｉ基板１６上
に， ＣＶＤ 法により第１のポリＳｉ膜１９を３，０
００ Åの厚さに被覆し， パタニングする。図２（ｃ
）に示すように，第１のポリＳｉ膜１９に， 第１のフ
ォトレジスト膜２０をマスクとして，イオン注入法によ
り， 硼素イオン（Ｂ＋ ） を加速電圧３０ｋｅＶ，
ドーズ量１ｘ１０１５／ｃｍ２の条件で注入し，ベース
コンタクト電極１９Ａ を形成する。１８を形成する。
に， ＣＶＤ 法により第１のポリＳｉ膜１９を３，０
００ Åの厚さに被覆し， パタニングする。図２（ｃ
）に示すように，第１のポリＳｉ膜１９に， 第１のフ
ォトレジスト膜２０をマスクとして，イオン注入法によ
り， 硼素イオン（Ｂ＋ ） を加速電圧３０ｋｅＶ，
ドーズ量１ｘ１０１５／ｃｍ２の条件で注入し，ベース
コンタクト電極１９Ａ を形成する。１８を形成する。
【００１６】図２（ｄ）に示すように，第１のポリＳｉ
膜１９に， 第２のフォトレジスト膜２２をマスクとし
て，イオン注入法により， 砒素イオン（Ａｓ ＋ ）
を加速電圧 １００ｋｅＶ，ドーズ量１ｘ１０１５／
ｃｍ２の条件で注入し， コレクタコンタクト電極１９
Ｂ を形成する。
膜１９に， 第２のフォトレジスト膜２２をマスクとし
て，イオン注入法により， 砒素イオン（Ａｓ ＋ ）
を加速電圧 １００ｋｅＶ，ドーズ量１ｘ１０１５／
ｃｍ２の条件で注入し， コレクタコンタクト電極１９
Ｂ を形成する。
【００１７】図２（ｅ）に示すように，Ｓ 基板１６上
に第１のＳｉＯ２膜２４をＣＶＤ 法により ５，００
０Åの厚さに被覆する。図２（ｆ）に示すように，該第
１のＳｉＯ２膜２４，第１のポリＳｉ膜１９を順次開口
して， ベース形成用の第１の開口部２５を形成する。
に第１のＳｉＯ２膜２４をＣＶＤ 法により ５，００
０Åの厚さに被覆する。図２（ｆ）に示すように，該第
１のＳｉＯ２膜２４，第１のポリＳｉ膜１９を順次開口
して， ベース形成用の第１の開口部２５を形成する。
【００１８】図２（ｇ）に示すように，第１の開口部２
５内にスルーＳｉＯ２膜２６を８５０ ℃の酸化で，２
００Åの厚さに被覆する。図２（ｈ）に示すように，第
１の開口部２５にコレクタコンタクト電極１９Ｂ の方
向より， イオン注入法により， Ｂ ＋ ２７を加速
電圧１０ｋｅＶ，ドーズ量３ｘ１０１３／ｃｍ２の条件
で８０゜の角度で斜め入射して， 第１の開口部２５の
ベースコンタクト電極１９Ａ 側のＳｉ基板１６内に内
部ベース２８を形成する。
５内にスルーＳｉＯ２膜２６を８５０ ℃の酸化で，２
００Åの厚さに被覆する。図２（ｈ）に示すように，第
１の開口部２５にコレクタコンタクト電極１９Ｂ の方
向より， イオン注入法により， Ｂ ＋ ２７を加速
電圧１０ｋｅＶ，ドーズ量３ｘ１０１３／ｃｍ２の条件
で８０゜の角度で斜め入射して， 第１の開口部２５の
ベースコンタクト電極１９Ａ 側のＳｉ基板１６内に内
部ベース２８を形成する。
【００１９】図３（ｉ）に示すように，Ｓｉ基板１６上
に，ＣＶＤ法により第２のＳｉＯ２膜２９を ４，００
０Åの厚さに被覆する。図３（ｊ）に示すように，ＲＩ
Ｅ による異方性エッチングにより， 第２のＳｉＯ２
膜２９をドライエッチングして， 第１の開口部２５の
側壁にサイドウォール絶縁膜２９Ａ を形成する。
に，ＣＶＤ法により第２のＳｉＯ２膜２９を ４，００
０Åの厚さに被覆する。図３（ｊ）に示すように，ＲＩ
Ｅ による異方性エッチングにより， 第２のＳｉＯ２
膜２９をドライエッチングして， 第１の開口部２５の
側壁にサイドウォール絶縁膜２９Ａ を形成する。
【００２０】図３（ｋ）に示すように，Ｓｉ基板１６上
に第２のポリＳｉ膜３０をＣＶＤ 法により， １，０
００ Åの厚さに被覆する。図３（ｌ）に示すように，
第２のポリＳｉ膜３０をパタニングして，第１の開口部
２５を埋めてエミッタコンタクト電極３０Ａ を形成す
る。
に第２のポリＳｉ膜３０をＣＶＤ 法により， １，０
００ Åの厚さに被覆する。図３（ｌ）に示すように，
第２のポリＳｉ膜３０をパタニングして，第１の開口部
２５を埋めてエミッタコンタクト電極３０Ａ を形成す
る。
【００２１】図３（ｍ）に示すように，イオン注入法に
より， Ａｓ＋ を加速電圧 ４０ｋｅＶ， ドーズ量
１ｘ１０１６／ｃｍ２の条件でエミッタコンタクト電極
３０Ａ に注入し， １，１００゜Ｃ で３０秒の活性
化アニールを行い， エミッタ３１， 外部ベース３２
， コレクタコンタクト拡散層３３を形成する。
より， Ａｓ＋ を加速電圧 ４０ｋｅＶ， ドーズ量
１ｘ１０１６／ｃｍ２の条件でエミッタコンタクト電極
３０Ａ に注入し， １，１００゜Ｃ で３０秒の活性
化アニールを行い， エミッタ３１， 外部ベース３２
， コレクタコンタクト拡散層３３を形成する。
【００２２】図３（ｎ）に示すように，第１のＳｉＯ２
膜に電極接続用の第２の開口部３４を開口する。図３（
ｏ）に示すように，Ｓｉ基板１６上に， Ａｌ膜をスパ
ッタ法により１μｍの厚さに被覆し，パタニングしてエ
ミッタ・ベース・コレクタにそれぞれＡｌ電極３５を形
成して， バイポーラトランジスタを完成する。
膜に電極接続用の第２の開口部３４を開口する。図３（
ｏ）に示すように，Ｓｉ基板１６上に， Ａｌ膜をスパ
ッタ法により１μｍの厚さに被覆し，パタニングしてエ
ミッタ・ベース・コレクタにそれぞれＡｌ電極３５を形
成して， バイポーラトランジスタを完成する。
【００２３】第２の実施例としては，図４に示すように
，前記半導体基板１内への反対導電型のウエル３の形成
に代わって， 半導体基板１上に反対導電型のコレクタ
埋没拡散層１５を形成し， 次に，半導体基板１上に反
対導電型のエピタキシャル層１６を形成し， しかる後
， 素子分離領域に一導電型不純物の素子分離層１７を
形成しても良い。
，前記半導体基板１内への反対導電型のウエル３の形成
に代わって， 半導体基板１上に反対導電型のコレクタ
埋没拡散層１５を形成し， 次に，半導体基板１上に反
対導電型のエピタキシャル層１６を形成し， しかる後
， 素子分離領域に一導電型不純物の素子分離層１７を
形成しても良い。
【００２４】また，第３の実施例としては，図４に示す
ように，前記第１のポリＳｉ膜４の被覆に続いて， 高
融点金属シリサイド膜１８を積層しても良い。
ように，前記第１のポリＳｉ膜４の被覆に続いて， 高
融点金属シリサイド膜１８を積層しても良い。
【００２５】
【発明の効果】以上説明したように， 本発明によれば
， １枚のフォトマスクを用い，斜方向入射イオン注入
法により，コレクタ・ベース・エミッタをセルフアライ
ンにより形成でき，また，ベースのイオン注入角度によ
り，セルフアラインでベース引出し電極と内部ベースを
接続することができるので，バイポーラＬＳＩの高集積
化，高速化に寄与するところが大きい。
， １枚のフォトマスクを用い，斜方向入射イオン注入
法により，コレクタ・ベース・エミッタをセルフアライ
ンにより形成でき，また，ベースのイオン注入角度によ
り，セルフアラインでベース引出し電極と内部ベースを
接続することができるので，バイポーラＬＳＩの高集積
化，高速化に寄与するところが大きい。
【図１】 本発明の原理説明図
【図２】 本発明の第１の実施例の工程順模式断面図
（その１）
（その１）
【図３】 本発明の第１の実施例の工程順模式断面図
（その２）
（その２）
【図４】 本発明の第２，第３の実施例の模式構成図
【図５】 従来例の説明図
１ 半導体基板
２ フィールド絶縁膜
３ ウエル
４ ポリＳｉ膜
４Ａ ベースコンタクト電極
４Ｂ コレクタコンタクト電極
５ 第１の絶縁膜
６ 開口部
７ スルー絶縁膜
８ 不純物イオン
９ 内部ベース
１０Ａ サイドウォール絶縁膜
１１Ａ エミッタコンタクト電極
１２ エミッタ
１３ 外部ベース
１４ コレクタコンタクト拡散層
１５ Ａｌ電極
１６ Ｓｉ基板
１７ フィールドＳｉＯ２膜
１８ ｎウエル
１９ 第１のポリＳｉ膜
２０ 第１のフォトレジスト膜
２１ Ｂ＋
２２ 第２のフォトレジスト膜
２３ Ｐ＋
２４ 第１のＳｉＯ２膜
２５ 第１の開口部
２６ スルーＳｉＯ２膜
２７ Ｂ＋
２８ 内部ベース
２９ 第２のＳｉＯ２膜
３０ 第２のポリＳｉ膜
３１ エミッタ
３２ 外部ベース
３３ コレクタコンタクト拡散層
３４ 第２の開口部
３５ Ａｌ電極である。
３６ コレクタ埋没拡散層
３７ エピタキシャル層
３８ 素子分離層
３９ 高融点金属シリサイド膜
Claims (3)
- 【請求項１】 フィールド絶縁膜（２） により区画
された一導電型の半導体基板（１） 内に反対導電型の
ウエル（３） を形成する工程と， 該半導体基板（１
） 上に第１の多結晶シリコン膜（４）を被覆し， パ
タニングしてベースコンタクト電極（４Ａ）の形成予定
領域に一導電型の不純物を， コレクタコンタクト電極
（４Ｂ）の形成予定領域に反対導電型の不純物をそれぞ
れ導入する工程と， 該半導体基板（１） 上に該第１
の多結晶シリコン膜（４） を覆って，第１の絶縁膜（
５） を形成する工程と， 該第１の絶縁膜（５），該
第１の多結晶シリコン膜（４） を順次開口して， ベ
ース形成用の開口部（６） を形成する工程と， 該開
口部（６） にコレクタコンタクト電極（４Ｂ）の方向
より， イオン注入法により一導電型の不純物イオン（
８） を斜め入射して， 該開口部（６）のベースコン
タクト電極（４Ａ）側の半導体基板（１） 内に内部ベ
ース（９） を形成する工程と， 該開口部（６） 内
に第２の絶縁膜（１０）を被覆し，異方性エッチングに
より， 該開口部（６）側壁にサイドウォール絶縁膜（
１０Ａ） を形成する工程と， 該開口部（６） 内に
第２の多結晶シリコン膜（１１）を埋め込むでエミッタ
コンタクト電極（１１Ａ） とする工程と， 該半導体
基板（１） を熱処理して， 該第１の多結晶シリコン
膜（４） より不純物を拡散し， エミッタ（１２），
外部ベース（１３），及び該内部ベース（９） と離
間したコレクタコンタクト拡散層（１４）を形成する工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記半導体基板（１） 内への反対導
電型のウエル（３） の形成に代わって， 該半導体基
板（１） 上に反対導電型のコレクタ埋没拡散層（３６
）を形成し， 該半導体基板（１） 上に反対導電型の
エピタキシャル層（３７）を形成し， しかる後， 素
子分離領域に一導電型不純物の素子分離層（３８）を形
成することを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項３】 前記第１の多結晶シリコン膜（４）
の被覆に続いて， 高融点金属シリサイド膜（３９）を
積層することを特徴とする請求項１記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021754A JPH04260331A (ja) | 1991-02-15 | 1991-02-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021754A JPH04260331A (ja) | 1991-02-15 | 1991-02-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04260331A true JPH04260331A (ja) | 1992-09-16 |
Family
ID=12063851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3021754A Withdrawn JPH04260331A (ja) | 1991-02-15 | 1991-02-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04260331A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997024766A1 (en) * | 1995-12-05 | 1997-07-10 | National Semiconductor Corporation | Use of oblique implantation in forming emitter of bipolar transistor |
| US10421513B2 (en) | 2015-05-29 | 2019-09-24 | Selle Royal S.P.A. | Saddle for a vehicle |
-
1991
- 1991-02-15 JP JP3021754A patent/JPH04260331A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997024766A1 (en) * | 1995-12-05 | 1997-07-10 | National Semiconductor Corporation | Use of oblique implantation in forming emitter of bipolar transistor |
| US10421513B2 (en) | 2015-05-29 | 2019-09-24 | Selle Royal S.P.A. | Saddle for a vehicle |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |