JPH0274042A - Ｍｉｓ型トランジスタの製造方法 - Google Patents
Ｍｉｓ型トランジスタの製造方法Info
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- JPH0274042A JPH0274042A JP22673888A JP22673888A JPH0274042A JP H0274042 A JPH0274042 A JP H0274042A JP 22673888 A JP22673888 A JP 22673888A JP 22673888 A JP22673888 A JP 22673888A JP H0274042 A JPH0274042 A JP H0274042A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 229910021645 metal ion Inorganic materials 0.000 claims abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 235000012239 silicon dioxide Nutrition 0.000 description 8
- 239000000377 silicon dioxide Substances 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000007864 aqueous solution Substances 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- -1 compound ions Chemical class 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＩＳ型半導体装置の超微細化に対応するた
めのサブミクロンゲート長のＭＩＳ型トランジスタを形
成する方法に関するものである。
めのサブミクロンゲート長のＭＩＳ型トランジスタを形
成する方法に関するものである。
従来の技術
半導体装置の製造工程では不純物領域の形成にイオン注
入法が広く用いられている。たとえば、ＭＯＳ構造電界
効果型トランジスタ（以下ＭＯＳトランジスタと略す）
のソースおよびドレイン領域の形成には、絶縁膜および
ゲート電極層となる多結晶シリコン膜をマスクとしての
セルファライン方式による不純物イオン注入法が実施さ
れている。第２図ａおよびｂは、セルファライン方式に
よるＭＯＳトランジスタの製造工程を概略的に説明する
ための工程順断面図である。すなわち、第２図ａの段階
で、シリコン基板１の表面に二酸化ケイ素膜２を形成し
、さらにこの上にゲート電極層となる多結晶シリコン膜
３を所定形状にパターン形成したのち、周知のイオン注
入法によって、シリコン基板１の所定表面領域に不純物
注入層４を形成する。ついで、第２図すの段階で、９０
０℃〜１０００℃で熱処理を行なって、前記不純物注入
層４を拡散させて、ソース領域５およびドレイン領域６
を形成する。
入法が広く用いられている。たとえば、ＭＯＳ構造電界
効果型トランジスタ（以下ＭＯＳトランジスタと略す）
のソースおよびドレイン領域の形成には、絶縁膜および
ゲート電極層となる多結晶シリコン膜をマスクとしての
セルファライン方式による不純物イオン注入法が実施さ
れている。第２図ａおよびｂは、セルファライン方式に
よるＭＯＳトランジスタの製造工程を概略的に説明する
ための工程順断面図である。すなわち、第２図ａの段階
で、シリコン基板１の表面に二酸化ケイ素膜２を形成し
、さらにこの上にゲート電極層となる多結晶シリコン膜
３を所定形状にパターン形成したのち、周知のイオン注
入法によって、シリコン基板１の所定表面領域に不純物
注入層４を形成する。ついで、第２図すの段階で、９０
０℃〜１０００℃で熱処理を行なって、前記不純物注入
層４を拡散させて、ソース領域５およびドレイン領域６
を形成する。
発明が解決しようとする課趙
従来の構造では、半導体素子の寸法微細化が進み、その
最小寸法が１ミクロンあるいはそれ以下のサブミクロン
を基準にするようなものになると、第２図すに示したソ
ース領域５およびドレイン領域６のゲート電極下部への
拡散板がりにより、ＭＯＳトランジスタのチャネル実効
長ｅが当初形成したゲート電極長しよりも短くなり、Ｍ
ＯＳトランジスタの閾値電圧の変動、ソース・ドレイン
間の耐圧低下などの不都合を生じさせる。このような影
響を軽減するために、オフセットゲート構造と呼ばれ、
ドレイン領域近くのゲート電極を引き離して、その重な
り部分をなくした構造が高耐圧ＭＯＳトランジスタの分
野で実用されているが、かかるオフセットゲート構造は
素子のＷｔ細細注法化難点があり、またセルファライン
方式でないため製造工程に複雑さをもたらす。
最小寸法が１ミクロンあるいはそれ以下のサブミクロン
を基準にするようなものになると、第２図すに示したソ
ース領域５およびドレイン領域６のゲート電極下部への
拡散板がりにより、ＭＯＳトランジスタのチャネル実効
長ｅが当初形成したゲート電極長しよりも短くなり、Ｍ
ＯＳトランジスタの閾値電圧の変動、ソース・ドレイン
間の耐圧低下などの不都合を生じさせる。このような影
響を軽減するために、オフセットゲート構造と呼ばれ、
ドレイン領域近くのゲート電極を引き離して、その重な
り部分をなくした構造が高耐圧ＭＯＳトランジスタの分
野で実用されているが、かかるオフセットゲート構造は
素子のＷｔ細細注法化難点があり、またセルファライン
方式でないため製造工程に複雑さをもたらす。
課題を解決するための手段
本発明のＭＩＳ型トランジスタの製造方法は、絶縁膜お
よびゲート電極パターンを形成した後、同ゲート電極の
表面を絶縁膜で被い、その後、半導体基板の一部を選択
的に露出させ、その半導体基板の表面に多結晶シリコン
層を形成し、その多結晶シリコン層に金属イオンを注入
する工程を備えたもので、この多結晶シリコン層を選択
的にエツチングしたＭＩＳ型トランジスタのソースおよ
びドレイン電極とするものである。
よびゲート電極パターンを形成した後、同ゲート電極の
表面を絶縁膜で被い、その後、半導体基板の一部を選択
的に露出させ、その半導体基板の表面に多結晶シリコン
層を形成し、その多結晶シリコン層に金属イオンを注入
する工程を備えたもので、この多結晶シリコン層を選択
的にエツチングしたＭＩＳ型トランジスタのソースおよ
びドレイン電極とするものである。
作用
本発明のＭｒＳ型トランジスタの製造方法によれば、形
成されているゲート電極下部へのソースおよびドレイン
拡散層の拡がりがなくなるため、ＭＩＳ型トランジスタ
のチャネル実効長が当初形成されたゲート電極長よりも
短くなることがなく、サブミクロンを基準にした半導体
素子を安定に製造することができる。
成されているゲート電極下部へのソースおよびドレイン
拡散層の拡がりがなくなるため、ＭＩＳ型トランジスタ
のチャネル実効長が当初形成されたゲート電極長よりも
短くなることがなく、サブミクロンを基準にした半導体
素子を安定に製造することができる。
実施例
本発明のＭｒＳ型トランジスタの製造方法の実施例を第
１図（ａ）〜（ｄ）の工程順断面図を参照して説明する
。第１図（ａ）〜（ｄ）は本発明の詳細な説明するため
の概略工程順断面図である。初めに、選択酸化技術によ
って、第１図（ａ）のように、素子間分離絶縁膜７が形
成されたＰ型のシリコン基板１の表面に二酸化ケイ素膜
２を約２０ｎｍ厚さに形成し、さらにこの上にゲート電
極となる多結晶シリコン膜３を所定の形状にパターン形
成したのち、フッ化水素酸を含む水溶液により二酸化ケ
イ素膜２をエツチング除去し、さらに９００℃〜１００
０℃の高温水蒸気雰囲気中でシリコン基板１上に二酸化
ケイ素膜２を約２０ｎｉ厚さに形成するさ、多結晶シリ
コン膜の表面には約６０ｒｖ厚さの二酸化ケイ素膜２２
が形成される。こののち、フッ化水素膜を含む水溶液に
より約２０ｎｓ厚さの二酸化ケイ素１１２をエツチング
除去することにより、半導体基板の一部１０を選択的に
露出させたのち、第１図■のように、表面に多結晶シリ
コン層３０を約２００ｎｓ厚さに形成し、ついで、不純
物拡散のためのヒ素を加速電圧が２０ｋｅｙで３Ｘ１０
”ｉｘ−’程度、周知のイオン注入法で多結晶シリコン
層３０中に注入する。しかる後、９００℃〜１０００℃
で熱処理を施し、次に、第１図（Ｃ）のように、フォト
リソグラフィ工程により多結晶シリコン層３０を選択的
にエツチングするためのレジストパターン２０を形成し
て、ついで、第１図（ｃｌ）のように、多結晶シリコン
層３０をＭＩＳ型トランジスタのソース電極４０および
ドレイン電極５０とを形成する。
１図（ａ）〜（ｄ）の工程順断面図を参照して説明する
。第１図（ａ）〜（ｄ）は本発明の詳細な説明するため
の概略工程順断面図である。初めに、選択酸化技術によ
って、第１図（ａ）のように、素子間分離絶縁膜７が形
成されたＰ型のシリコン基板１の表面に二酸化ケイ素膜
２を約２０ｎｍ厚さに形成し、さらにこの上にゲート電
極となる多結晶シリコン膜３を所定の形状にパターン形
成したのち、フッ化水素酸を含む水溶液により二酸化ケ
イ素膜２をエツチング除去し、さらに９００℃〜１００
０℃の高温水蒸気雰囲気中でシリコン基板１上に二酸化
ケイ素膜２を約２０ｎｉ厚さに形成するさ、多結晶シリ
コン膜の表面には約６０ｒｖ厚さの二酸化ケイ素膜２２
が形成される。こののち、フッ化水素膜を含む水溶液に
より約２０ｎｓ厚さの二酸化ケイ素１１２をエツチング
除去することにより、半導体基板の一部１０を選択的に
露出させたのち、第１図■のように、表面に多結晶シリ
コン層３０を約２００ｎｓ厚さに形成し、ついで、不純
物拡散のためのヒ素を加速電圧が２０ｋｅｙで３Ｘ１０
”ｉｘ−’程度、周知のイオン注入法で多結晶シリコン
層３０中に注入する。しかる後、９００℃〜１０００℃
で熱処理を施し、次に、第１図（Ｃ）のように、フォト
リソグラフィ工程により多結晶シリコン層３０を選択的
にエツチングするためのレジストパターン２０を形成し
て、ついで、第１図（ｃｌ）のように、多結晶シリコン
層３０をＭＩＳ型トランジスタのソース電極４０および
ドレイン電極５０とを形成する。
上述の実施例ではゲート電極として多結晶シリコン膜を
用いたが、これを高融点金属シリサイドなどセルファラ
イン方式で用いることのできるゲート材料の全てが利用
可能である。さらに、多結晶シリコン層中にイオン注入
する例としてヒ素を用いたが、これに限定されるもので
はなくホウ素、リン、アルミニウム、アンチモン等の金
属イオンおよびそれらの化合物イオンが利用でき、また
イオン注入時の加速電圧および注入量も実施例に限定さ
れるものではない。
用いたが、これを高融点金属シリサイドなどセルファラ
イン方式で用いることのできるゲート材料の全てが利用
可能である。さらに、多結晶シリコン層中にイオン注入
する例としてヒ素を用いたが、これに限定されるもので
はなくホウ素、リン、アルミニウム、アンチモン等の金
属イオンおよびそれらの化合物イオンが利用でき、また
イオン注入時の加速電圧および注入量も実施例に限定さ
れるものではない。
さらに、イオン注入を複数回に分けてもよく、異なった
金属イオンを複数回イオン注入してもよい。
金属イオンを複数回イオン注入してもよい。
発明の効果
本発明によれば、ＭＩＳ型トランジスタのソースおよび
ドレイン領域の拡散層を多結晶シリコン中に形成するた
め、形成する多結晶シリコン層の厚さと注入する金属イ
オン種および注入条件を適当に組み合わせることにより
、形成されているゲート電極下部へのソースおよびドレ
イン拡散層の拡がりをなくすことができるため、ＭＩＳ
型トランジスタのチャネル実効長が当初形成されたゲー
ト電極長よりも短かくなることがない。また、ソースお
よびドレイン拡散領域の形成がセルファラインでできる
ため製造工程が簡単である。
ドレイン領域の拡散層を多結晶シリコン中に形成するた
め、形成する多結晶シリコン層の厚さと注入する金属イ
オン種および注入条件を適当に組み合わせることにより
、形成されているゲート電極下部へのソースおよびドレ
イン拡散層の拡がりをなくすことができるため、ＭＩＳ
型トランジスタのチャネル実効長が当初形成されたゲー
ト電極長よりも短かくなることがない。また、ソースお
よびドレイン拡散領域の形成がセルファラインでできる
ため製造工程が簡単である。
第１図（ａ）〜（ｄ）は本発明の詳細な説明するための
概略工程順断面図、第２図（ａ）〜（ｂ）は従来例を説
明するための概略工程順断面図である。 １・・・・・・Ｐ型の半導体基板、２・・・・・・二酸
化ケイ素膜、３・・・・・・多結晶シリコン膜、４・・
・・・・不純物注入層、５・・・・・・ソース領域、６
・・・・・・ドレイン領域、７・・・・・・素子間分離
絶縁膜、１０・・・・・・選択的に露出された半導体基
板の一部、２０・・・・−・レジストパターン、２２・
・・・・・多結晶シリコン膜の表面に形成された二酸化
ケイ素膜、３０・・・・・・多結晶シリコン層、４０・
・・・・・ソース電極、５０・・・・・・ドレイン電極
、ｅ・・・・・・チャネル実効長、Ｌ・・・・・・ゲー
ト電極長。 代理人の氏名 弁理士 粟野重孝 ほか１名（ＣＬ）
概略工程順断面図、第２図（ａ）〜（ｂ）は従来例を説
明するための概略工程順断面図である。 １・・・・・・Ｐ型の半導体基板、２・・・・・・二酸
化ケイ素膜、３・・・・・・多結晶シリコン膜、４・・
・・・・不純物注入層、５・・・・・・ソース領域、６
・・・・・・ドレイン領域、７・・・・・・素子間分離
絶縁膜、１０・・・・・・選択的に露出された半導体基
板の一部、２０・・・・−・レジストパターン、２２・
・・・・・多結晶シリコン膜の表面に形成された二酸化
ケイ素膜、３０・・・・・・多結晶シリコン層、４０・
・・・・・ソース電極、５０・・・・・・ドレイン電極
、ｅ・・・・・・チャネル実効長、Ｌ・・・・・・ゲー
ト電極長。 代理人の氏名 弁理士 粟野重孝 ほか１名（ＣＬ）
Claims (1)
- 半導体基板のゲート絶縁膜およびゲート電極を形成する
工程と、前記ゲート電極の表面を絶縁膜で被う工程と、
前記半導体基板の一部を選択的に露出させる工程と、そ
の半導体基板の露出表面に多結晶シリコン層を形成する
工程と、その多結晶シリコン層に金属イオンをイオン注
入する工程とを有することを特徴とするＭＩＳ型トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22673888A JPH0274042A (ja) | 1988-09-09 | 1988-09-09 | Ｍｉｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22673888A JPH0274042A (ja) | 1988-09-09 | 1988-09-09 | Ｍｉｓ型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0274042A true JPH0274042A (ja) | 1990-03-14 |
Family
ID=16849833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22673888A Pending JPH0274042A (ja) | 1988-09-09 | 1988-09-09 | Ｍｉｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0274042A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5518944A (en) * | 1991-02-05 | 1996-05-21 | Matsushita Electric Industrial Co., Ltd. | MOS transistor and its fabricating method |
-
1988
- 1988-09-09 JP JP22673888A patent/JPH0274042A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5518944A (en) * | 1991-02-05 | 1996-05-21 | Matsushita Electric Industrial Co., Ltd. | MOS transistor and its fabricating method |
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