JPH04261211A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体集積回路装置に
関し、特にＣＭＯＳ構成のリングオシレータを用いた電
圧制御発振回路に関する。

【０００２】

【従来の技術】電圧制御発振回路（Ｖｏｌｔａｇｅ　Ｃ
ｏｎｔｒｏｌｌｅｄ　Ｏｓｃｉｌｌａｔｏｒ　以下適宜
ＶＣＯと略記する）は、外部電圧で発振周波数を変化さ
せることができる発振回路で、ＰＬＬ（Ｐｈａｓｅ−Ｌ
ｏｃｋｅｄＬｏｏｐ　）回路の構成などに用いられる。 このＶＣＯは、一般的にはＬ（発振器や水晶発振器等に
より構成される（これらについては例えば「わかるＰＬ
Ｌ応用テクニック」（高松重治著、日本放送出版協会発
行）に詳しい）が、Ｌ成分や水晶を必要とするために、
ＭＯＳ　　ＬＳＩには不向きである。ＭＯＳ構成のＶＣ
Ｏ回路としては、例えば、実開昭６３−２３８２５号公
報、国際特許抄録ＵＳ４６２６−７９８−ＡあるいはＩ
ＥＥＥジャーナル　　オブ　　ソリッド　　ステート　
　サーキット（ＩＥＥＥ　　Ｊｏｕｒｎａｌ　ｏｆ　Ｓ
ｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔ）Ｖｏｌ．ｓｃ
−２２，Ｎｏ．２（１９８７年４月）などにあるように
、基本的にリングオシレータが使用される。図６にその
一例を示す。これは実開昭６３−２３８２５号公報に記
載されたもので、図中６１はリングオシレータ、６２は
外部可変電圧源の入力端子、６３はＶＣＯの出力端子を
示す。また、６１１１〜６１１ｎはリングオシレータを
構成する論理ゲートで、この図の場合はインバータであ
る。これらのインバータの数は奇数個である（ｎは奇数
）。また各インバータの電源端子は外部可変電圧源の入
力端子６２に接続され、グランド端子は配線６１２１〜
６１２ｎを通じてグランド端子に接続されている。６１
３はリングオシレータの最終段のインバータ出力をリン
グオシレータの初段インバータの入力に接続する配線で
、この配線によりインバータがリング状に接続される。 ６１４１　はバッファ用のインバータで、リングオシレ
ータを構成する最終段のインバータの出力を入力するよ
うになっている。同じくバッファ用の後段のインバータ
６１４２　の出力は、ＶＣＯの出力端子６３に接続され
ている。端子６２から印加される電圧によってインバー
タ６１１１〜６１１ｎの動作性能が異なるために、外部
からの印加電圧によってリングオシレータの発振周波数
が変化することになる。リングオシレータの出力はイン
バータ６１４１，６１４２によって構成されるバッファ
を通して出力端子６３から出力される。６１５１　，６
１５２　は配線である。

【０００３】

【発明が解決しようとする課題】上述した従来のＶＣＯ
においては、可変電圧源によって直接リングオシレータ
を駆動しているために、可変電圧源自体の電流供給能力
が十分に大きくなければならないという問題があった。 しかもその場合、ＶＣＯに本来求められる、制御信号レ
ベルと発振周波数との直線性が保たれていることが前提
となっている。この発明の目的は、制御信号レベルと発
振周波数との直線性が実現され、かつ外部からの制御信
号に求められる電流供給能力が小さくて済むＣＭＯＳ構
成のリングオシレータからなるＶＣＯを得ることにある
。

【０００４】

【課題を解決するための手段】第１の発明は、リングオ
シレータを構成する論理ゲートの負荷容量を複数に分割
するとともに、外部からの制御信号を受けて、上記分割
した各負荷容量の接続状態を制御する信号を発生する制
御回路を設けたものである。第２の発明はさらに、外部
からの制御信号を受けて、リングオシレータを構成する
論理ゲートの電源端子およびグランド端子に流れる電流
量を制御する信号を発生する制御回路を付加したもので
ある。

【０００５】

【作用】一般的にＭＯＳの論理ゲートの動作速度は、そ
のゲートに接続される負荷容量の大きさと、その容量を
チャージ・ディスチャージするための電荷が流れる経路
の単位時間に流れる電流量に依存している。つまり、負
荷容量が大きければチャージ・ディスチャージに要する
時間が増大することで動作時間は遅くなり、単位時間内
に多くの電荷をチャージ・ディスチャージできれば動作
は速くなる。

【０００６】この発明はこの事実に立脚したもので、リ
ングオシレータを構成する各論理ゲートの負荷容量、あ
るいはさらに単位時間でチャージ・ディスチャージする
電荷量を変化させ、各論理ゲートの動作速度を変化させ
ることでリングオシレータの発振周波数が変化する。そ
してこれらのパラメータ（負荷容量、単位時間でチャー
ジ・ディスチャージする電荷量）を、外部からの制御信
号に応じた制御回路の出力により制御する（具体的には
分割した各負荷容量の接続状態あるいは論理ゲートの電
源端子およびグランド端子に流れる電流量を変えること
により）ことで、ＶＣＯとして機能する。

【０００７】この場合、外部からの制御信号が直接リン
グオシレータを構成する論理ゲートを制御するわけでは
ないため、外部からの制御信号自体の駆動能力は小さく
て足りる。

【０００８】

【実施例】図１はこの発明の一実施例を示すＣＭＯＳ構
成のＶＣＯの回路図である。図中１１〜１ｎ（ｎは奇数
）はそれぞれ論理ゲートおよびその負荷容量（具体的に
はＮもしくはＰチャネルトランジスタ１０１〜１１１に
よって構成される）からなる回路で、リングオシレータ
を構成する基本単位となる。２はリングオシレータを構
成する論理ゲートの電源およびグランドレベルの制御な
らびに論理ゲートの負荷容量の制御を行う制御回路、３
はＶＣＯの発振周波数を制御するための外部からの制御
信号入力端子、４はＶＣＯの出力端子、５はリングオシ
レータを形成するためのフィードバック用信号線、６〜
１１は回路１１〜１ｎの電源およびグランドに流れる電
流量ならびに負荷容量の値を制御するための各信号線、
１２は電源端子、１３はグランド端子、１４，１５はリ
ングオシレータの出力用バッファ回路を示す。

【０００９】リングオシレータを構成する基本単位回路
１１〜１ｎについて、１１　を例にその構成を詳細に説
明する。まず、Ｐチャネルトランジスタ１０５とＮチャ
ネルトランジスタ１０６とでインバータを構成している
。そしてその電源に接続されるべき箇所が信号線８に接
続され、グランドレベルとなるべき箇所がＮチャネルト
ランジスタ１０７を通してグランド端子１１２に接続さ
れている。このインバータを構成するトランジスタ１０
５，１０６の入力は、前段の論理ゲート、つまり回路１
ｉ（ｉ＝２〜ｎ）においては回路ｉ＝１における同様の
インバータの出力であり、回路１１　　においては回路
１ｎから信号線５を介して入力される。一方、これらの
トランジスタ１０５，１０５で構成されるインバータの
出力端子は、Ｐチャネルトランジスタ１０４，１０２を
通してそれぞれ容量を形成するＰチャネルトランジスタ
１０３，１０１のゲート端子に接続されるとともに、Ｎ
チャネルトランジスタ１０８，１１０を通してそれぞれ
容量を形成するＮチャネルトランジスタ１０９，１１１
のゲート端子に接続されている。

【００１０】次にその動作について説明する。トランジ
スタ１０５，１０６で構成されるインバータの動作速度
は、先に説明したように、電源に接続されている制御線
８の電圧およびグランド端子に接続されているトランジ
スタ１０７のゲート入力電圧、つまり制御線９の電圧な
らびにトランジスタ１０５，１０６の出力に付加される
容量に依存している。制御線８の電圧が減少するとイン
バータのチャージ時間が遅くなる。同様に制御線９の電
圧が減少するとＮチャネルトランジスタ１０７のゲート
電圧が下がり、インバータのディスチャージ時間が遅く
なる。

【００１１】一方、上記インバータの出力信号線に付加
されている負荷容量は、本実施例では４つに分割されて
いる。第１の容量はＰチャネルトランジスタ１０１のゲ
ート容量によって構成される。同様に第２の容量はＰチ
ャネルトランジスタ１０３の、第３の容量はＮチャネル
トランジスタ１０９の、そして第４の容量はＮチャネル
トランジスタ１１１の各ゲート容量によってそれぞれ構
成される。これら４つの負荷容量は、４本の制御線６，
７，１０，１１の信号でそれぞれトランジスタ１０２，
１０４，１０８，１１０を制御することによって、その
実質的な接続状態が変化する。これについては後に詳述
するが、制御線６，７の電圧が下がるに従い、Ｐチャネ
ルトランジスタ１０２，１０４がオン状態になるため、
インバータの出力信号線に付加されている負荷容量は増
大しインバータの動作速度は遅くなる。また制御線１０
，１１の電圧が上がるに従い、Ｎチャネルトランジスタ
１０８，１１０がオン状態になるため、上記負荷容量は
増大しインバータの動作速度は遅くなる。

【００１２】制御線６〜１１の信号は先に述べたように
制御回路２において作られるが、ここで制御線８，９の
信号を生成する場合を例に、図２を用いてその構成を説
明する。同図において、２１は図１の端子３につながる
外部からの制御信号線、２２，２３は図１の８，９に相
当する制御線であり、２４は電源端子、２５はＰチャネ
ルトランジスタ、２６はＮチャネルトランジスタをそれ
ぞれ示している。Ｎチャネルトランジスタ２６は、外部
からの制御信号線２１の電位が電源の電位になったとき
にも制御線２２，２３の電位がグランドレベルにならな
いようにするためのものである。このように外部からの
制御信号が直接リングオシレータを構成する論理ゲート
を制御する構成にはなっていないため、外部からの制御
信号線に大きな駆動能力が求められることはない。この
ことは他の制御線６，７，１０，１１に関しても同様で
あり、それらはいずれも制御回路２において作られる。

【００１３】次にこれらの制御線６，７，１０，１１の
信号について説明する。これらの信号は先に述べたよう
にリングオシレータを構成する論理ゲートの負荷容量を
制御するもので、本実施例では負荷容量が４分割されて
いるため制御線も４本となっている。まず、Ｐチャネル
トランジスタ１０１，１０３で構成される負荷容量の制
御線６，７に要求される特性は図３に示すようなもので
ある。すなわち、同図中に実線Ａで示したような入力信
号（外部からの制御信号）に対し、反転した電圧を出力
すればよい。破線Ｂで示した出力は入力電圧のほぼ１／
２で反転し、１点鎖線Ｃで示した出力は入力電圧の１／
２より低い電圧で反転する。

【００１４】そこで例えば制御線６にＢ、制御線７にＣ
の出力を送出するものとすれば、外部からの制御信号Ａ
が低レベルから高レベルに変化したとき、まず制御線７
が低レベルになるためＰチャネルトランジスタ１０４が
オンし、トランジスタ１０３で構成される容量が、リン
グオシレータを構成するトランジスタ１０５，１０６か
らなるインバータの負荷容量となる。外部からの制御信
号Ａの電圧レベルがさらに高くなると、制御線６が低レ
ベルになるためＰチャネルトランジスタ１０２がオンし
、トランジスタ１０１で構成される容量が上記インバー
タの負荷容量として追加される。

【００１５】一方、Ｎチャネルトランジスタ１０９，１
１１で構成される負荷容量の制御線１０，１１に要求さ
れる特性は図４に示すようなものである。つまり入力信
号Ａと同じような電圧を出力するものであればよい。図
中、Ｂ出力は入力信号と同じような勾配で変化するが、
Ｃ出力は入力電圧のほぼ１／２で急激に変化する。そこ
で例えば制御線１０にＢ、制御線１１にＣの出力を送出
するものとすれば、外部からの制御信号Ａが低レベルか
ら高レベルに変化したとき、まず制御線１１が高レベル
になるためＮチャネルトランジスタ１１０がオンし、ト
ランジスタ１１１で構成される容量がインバータの負荷
容量となり、さらに外部からの制御信号Ａの電圧レベル
が高くなったところで制御線１０が高レベルになり、Ｎ
チャネルトランジスタ１０８がオンしてトランジスタ１
０９からなる容量が負荷容量として追加されることとな
る。

【００１６】このような制御線６，７，１０，１１の電
圧の変化の仕方（トランジスタ１０２，１０４，１０８
，１１０がオンする電圧）を変え、トランジスタ１０１
，１０３，１０９，１１１からなる負荷容量の値を異な
らせることにより、外部からの制御信号の電圧に対する
発振周波数の変化の仕方を変えることが可能である。 なお、出力用バッファ回路１４，１５は、回路１１〜１
ｎ　　からなるリングオシレータの出力信号の波形を整
え、かつ外部に対して十分な電流駆動能力をもたせるた
めのものである。

【００１７】このＶＣＯを動作させた場合の、外部から
の入力（制御）信号と出力信号の波形を図５に示す。制
御信号Ａの電圧レベルが下がるに従い、出力信号Ｂの発
振周波数が上がって行く様子がわかる。

【００１８】本実施例ではリングオシレータの動作速度
を変化させるパラメータとなる負荷容量および単位時間
でチャージ・ディスチャージする電荷量の双方を制御す
る構成をとったが、前者の制御のみによってもＶＣＯの
構成は可能である。つまり図１において制御線８，９を
省略してもよい。また、リングオシレータを構成する論
理ゲートの負荷容量を分割する数は４に限らず任意であ
る。

【００１９】

【発明の効果】以上のようにこの発明によれば、リング
オシレータを構成する論理ゲートの負荷容量を複数に分
割するとともに、外部からの制御信号を受けて、分割し
た各負荷容量の接続状態を制御する信号を発生、あるい
はさらに論理ゲートの電源端子およびグランド端子に流
れる電流量を制御する信号を発生する制御回路を設けた
ことにより、制御信号レベルと発振周波数との直線性を
保持しつつ、外部からの制御信号に求められる電流供給
能力が小さくて済むＣＭＯＳ構成のリングオシレータか
らなるＶＣＯを実現することが可能となる効果がある。

【図面の簡単な説明】

【図１】ＶＣＯの構成を示す回路図である。

【図２】制御回路の構成の一部を示す回路図である。

【図３】制御回路の特性を示す図である。

【図４】制御回路の特性を示す図である。

【図５】ＶＣＯの出力特性を示す図である。

【図６】この発明を使用しない従来のＶＣＯを示す回路
図である。

【符号の説明】

１１〜１ｎ　　リングオシレータを構成する基本単位回
路２　　制御回路 ３　　外部からの制御信号入力端子 ４　　出力端子 ５　　フィードバック用信号線 ６〜１１　　信号線 １０１，１０３，１０９，１１１　　負荷容量を構成す
るトランジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　ＣＭＯＳ構成の論理ゲートからなるリ
   ングオシレータを用いて電圧制御発振回路を構成した半
   導体集積回路装置において、上記リングオシレータを構
   成する論理ゲートの負荷容量を複数に分割するとともに
   、外部からの制御信号を受けて、上記分割した各負荷容
   量の接続状態を制御する信号を発生する制御回路を設け
   たことを特徴とする半導体集積回路装置。
2. 【請求項２】　　外部からの制御信号を受けて、リング
   オシレータを構成する論理ゲートの電源端子およびグラ
   ンド端子に流れる電流量を制御する信号を発生する制御
   回路を付加したことを特徴とする請求項１記載の半導体
   集積回路装置。