JPS6214546A - 準同期バツフア制御方式 - Google Patents
準同期バツフア制御方式Info
- Publication number
- JPS6214546A JPS6214546A JP60152541A JP15254185A JPS6214546A JP S6214546 A JPS6214546 A JP S6214546A JP 60152541 A JP60152541 A JP 60152541A JP 15254185 A JP15254185 A JP 15254185A JP S6214546 A JPS6214546 A JP S6214546A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- data
- read
- synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 title claims description 20
- 238000000034 method Methods 0.000 claims description 5
- 230000001360 synchronised effect Effects 0.000 abstract description 10
- 238000004891 communication Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は１国内ディジタル回線と時分割多元接続方式を
採用した衛星回線を接続する時に必要となる準同期バッ
ファ回路において１国内ディジタル回線と衛星回線との
クロック周波数差、及び衛星による周波数変動を吸収す
る送受信のドツプラーバッファのスリップ制御方式に関
する。
採用した衛星回線を接続する時に必要となる準同期バッ
ファ回路において１国内ディジタル回線と衛星回線との
クロック周波数差、及び衛星による周波数変動を吸収す
る送受信のドツプラーバッファのスリップ制御方式に関
する。
国内通信網のディジタル化が進むにつれ、衛星回線への
接続にも時分割多元接続回線が導入されはじめているが
１国内ディジタル回線と衛星回線を円滑に接続する為に
２国内ディジタル回線イと衛星回線のクロック周波数差
を吸収でき、また衛星の位置変動に伴う通路長変動によ
る衛星回路上での周波数変動に対処できるような装置が
必要とされている。そのような装置に適合するものとし
て現在採用されている準同期バッファのスリップ制御方
式には、ある同期信号区間でのデータ信号及び同期信号
を一時期繰シ返したシ捨てたシすることによシ、あたか
も同期しているように見せる同期補正技術が適用されて
いる。この種の装置の開発のために、衛星ＴＤＭＡ回線
を含む国際ディジタル通信網をシミュレートする装置が
つくられている。
接続にも時分割多元接続回線が導入されはじめているが
１国内ディジタル回線と衛星回線を円滑に接続する為に
２国内ディジタル回線イと衛星回線のクロック周波数差
を吸収でき、また衛星の位置変動に伴う通路長変動によ
る衛星回路上での周波数変動に対処できるような装置が
必要とされている。そのような装置に適合するものとし
て現在採用されている準同期バッファのスリップ制御方
式には、ある同期信号区間でのデータ信号及び同期信号
を一時期繰シ返したシ捨てたシすることによシ、あたか
も同期しているように見せる同期補正技術が適用されて
いる。この種の装置の開発のために、衛星ＴＤＭＡ回線
を含む国際ディジタル通信網をシミュレートする装置が
つくられている。
その内容については、 ＫＤＤ研究所例よ、９１９８２
年１０月に発表された報告”国際通信の研究”屋１１４
、第２５〜３９頁を参照されたい。
年１０月に発表された報告”国際通信の研究”屋１１４
、第２５〜３９頁を参照されたい。
しかし乍ら、従来の準同期バッファ制御方式は。
国内ディジタル網であるＰＣＭ信号内の同期信号を基準
としておシ、その同期信号は１６個のフレームからなる
マルチフレームである為、マルチフレーム同期区間であ
る１６フレ一ム単位でデータ信号と同期信号が同時にス
リップすることになシ。
としておシ、その同期信号は１６個のフレームからなる
マルチフレームである為、マルチフレーム同期区間であ
る１６フレ一ム単位でデータ信号と同期信号が同時にス
リップすることになシ。
スリップ動作に伴うデータ系の歪みが大きいという欠点
があった。
があった。
そこで２本発明は、このような従来の欠点を除去するた
めに、準同期バッファ回路におけるスリップ制御をデー
タ信号と同期４信号とに分けて行うことによシ、スリッ
プ制御に伴うデータの歪を小さくすることを意図すべく
考えられたものである。
めに、準同期バッファ回路におけるスリップ制御をデー
タ信号と同期４信号とに分けて行うことによシ、スリッ
プ制御に伴うデータの歪を小さくすることを意図すべく
考えられたものである。
本発明による準同期バッファ制御方式は９国内ディジタ
ル回線と衛星回線とを接続する為の地球局に設置される
準同期バッファ回路において、前記国内ディジタル回線
と衛星回線との間のクロック周波数差と、衛星による周
波数変動と吸収する送受信のドツプラバッファメモリへ
の書き込みを同期信号系とデータ信号系とに分けて制御
する手段と、前記ドツプラバッファメモリの読み出しを
同様に同期信号系とデータ信号系とに分けて制御する手
段とを備えたことを特徴とする。
ル回線と衛星回線とを接続する為の地球局に設置される
準同期バッファ回路において、前記国内ディジタル回線
と衛星回線との間のクロック周波数差と、衛星による周
波数変動と吸収する送受信のドツプラバッファメモリへ
の書き込みを同期信号系とデータ信号系とに分けて制御
する手段と、前記ドツプラバッファメモリの読み出しを
同様に同期信号系とデータ信号系とに分けて制御する手
段とを備えたことを特徴とする。
本発明の原理は、準同期バッファ回路に入力されたＰＣ
Ｍ信号を、そのＰＣＭ信号から抽出したクロック信号及
び同期信号によって同期信号区間とデータ信号区間とに
時間軸上で区別し、バッファメモリに書き込む。読み出
し側においては、読み出し側のクロック信号によシ作ら
れたＰＣＭフレーム構成に従って、同期信号系及びデー
タ信号系を何個の読み出し制御によシパッファメモリか
ら読み出す。さらに、このバッファ動作に加え、書き込
み側と読み出し側の位相状態を同期信号系とデータ信号
系て分けて比較し、バッファメモリ内に設けられ念同期
信号系書き込みフレーム区間及びデータ信号系書き込み
フレーム区間に対し、それぞれの読み出しフレーム区間
が追い越し、又は追い越される状態の同期位相はずれ、
又はデータ位相はずれを起こす前に、読み出し側の同期
信号、又はデータ信号にスリップ制御をかける。そして
。
Ｍ信号を、そのＰＣＭ信号から抽出したクロック信号及
び同期信号によって同期信号区間とデータ信号区間とに
時間軸上で区別し、バッファメモリに書き込む。読み出
し側においては、読み出し側のクロック信号によシ作ら
れたＰＣＭフレーム構成に従って、同期信号系及びデー
タ信号系を何個の読み出し制御によシパッファメモリか
ら読み出す。さらに、このバッファ動作に加え、書き込
み側と読み出し側の位相状態を同期信号系とデータ信号
系て分けて比較し、バッファメモリ内に設けられ念同期
信号系書き込みフレーム区間及びデータ信号系書き込み
フレーム区間に対し、それぞれの読み出しフレーム区間
が追い越し、又は追い越される状態の同期位相はずれ、
又はデータ位相はずれを起こす前に、読み出し側の同期
信号、又はデータ信号にスリップ制御をかける。そして
。
同期信号系に対するスリップ制御の場合は、 ＰＣＭ信
号の１マルチフレームである１６フレ一ム単位で、また
データ信号系に対してはＰＣＭ信号の１フレ一ム単位で
それぞれの信号を繰シ返したシ捨てたシすることによシ
、書き込みと読み出しの位相差を正常動作範囲内に戻す
ようにしたものである。
号の１マルチフレームである１６フレ一ム単位で、また
データ信号系に対してはＰＣＭ信号の１フレ一ム単位で
それぞれの信号を繰シ返したシ捨てたシすることによシ
、書き込みと読み出しの位相差を正常動作範囲内に戻す
ようにしたものである。
次に２本発明による準同期バッファ制御方式〈ついて実
施例を挙げ、第１図のブロック図を参照して説明する。
施例を挙げ、第１図のブロック図を参照して説明する。
図において、地上回線、又は衛星回線から送られて来た
ＰＣＭ信号１１は、同期検出回路１とメモリ回路７に与
えられる。同期検出回路１では、マルチフレーム単位で
信号の同期が取られ、同期信号１２として同期信号系書
き込み制御回路２及びデータ信号系書き込み制御回路３
に送られる。同期信号系書き込み制御回路２では。
ＰＣＭ信号１１は、同期検出回路１とメモリ回路７に与
えられる。同期検出回路１では、マルチフレーム単位で
信号の同期が取られ、同期信号１２として同期信号系書
き込み制御回路２及びデータ信号系書き込み制御回路３
に送られる。同期信号系書き込み制御回路２では。
同期信号１２から同期信号用の書き込みアドレス１３と
、読み出し側との位相を比較する同期位相信号１５とが
それぞれ作られる。また、データ信号系書き込み制御回
路３では、同期信号１２からデータ信号用の書き込みア
ドレス信号１４と、読み出し側との位相を比較するデー
タ位相信号１６とがそれぞれ作られる。同期信号用の書
き込みアドレス信号１３とデータ信号用の書き込みアド
レス信号１４とは、書き込みアドレス切換回路４によ、
９ ＰＣＭ信号内の同期信号区間及びデータ信号区間に
一致して選択され、メモリ回路７へ書き込みアドレス信
号１７として送られる。メモリ回路７では、前記書き込
みアドレス信号１７に対して。
、読み出し側との位相を比較する同期位相信号１５とが
それぞれ作られる。また、データ信号系書き込み制御回
路３では、同期信号１２からデータ信号用の書き込みア
ドレス信号１４と、読み出し側との位相を比較するデー
タ位相信号１６とがそれぞれ作られる。同期信号用の書
き込みアドレス信号１３とデータ信号用の書き込みアド
レス信号１４とは、書き込みアドレス切換回路４によ、
９ ＰＣＭ信号内の同期信号区間及びデータ信号区間に
一致して選択され、メモリ回路７へ書き込みアドレス信
号１７として送られる。メモリ回路７では、前記書き込
みアドレス信号１７に対して。
順次人力ＰＣＭ信号の同期信号及びデータ信号が書き込
まれることになる。
まれることになる。
一方、読み出し側では、送受信での各読み出し系から送
られてきたクロック信号２５が、同期信号読み出し制御
回路９とデータ信号読み出し制御回路１０に入力される
。同期信号読み出し制御部９では、クロック信号２５か
ら同期信号用の読み出しアドレス信号１９と書き込み側
との位相を比較する同期位相信号２１とがそれぞれ作ら
れる。
られてきたクロック信号２５が、同期信号読み出し制御
回路９とデータ信号読み出し制御回路１０に入力される
。同期信号読み出し制御部９では、クロック信号２５か
ら同期信号用の読み出しアドレス信号１９と書き込み側
との位相を比較する同期位相信号２１とがそれぞれ作ら
れる。
また、データ信号読み出し制御回路１０では、クロック
信号２５からデータ信号用の読み出しアドレス信号２０
と書き込み側との位相を比較するデータ位相信号２２と
がそれぞれ作られる。同期信号用の読み出しアドレス信
号工９とデータ信号用の読み出しアドレス信号２０とは
、読み出しアドレス切シ換え回路８によりＰＣＭフレー
ム構成に対応するように選択され、メモリ回路７へ読み
出しアドレス信号１８として送られる。メモリ回路７で
は、前記読み出しアドレス信号１８に対してＰＣＭの信
号構成を取シながら、順次同期信号及びデータ信号が読
み出されることになる。
信号２５からデータ信号用の読み出しアドレス信号２０
と書き込み側との位相を比較するデータ位相信号２２と
がそれぞれ作られる。同期信号用の読み出しアドレス信
号工９とデータ信号用の読み出しアドレス信号２０とは
、読み出しアドレス切シ換え回路８によりＰＣＭフレー
ム構成に対応するように選択され、メモリ回路７へ読み
出しアドレス信号１８として送られる。メモリ回路７で
は、前記読み出しアドレス信号１８に対してＰＣＭの信
号構成を取シながら、順次同期信号及びデータ信号が読
み出されることになる。
さらに、この方式においては、上記一連のバッファ回路
のほかに同期位相比較回路５及びデＬり位相比較回路６
が設けられており、各々独立に位相比較を行っている。
のほかに同期位相比較回路５及びデＬり位相比較回路６
が設けられており、各々独立に位相比較を行っている。
その動作について、第２図のタイムチャートを参照して
説明すると、同期位相比較回路５では、書き込み用同期
位相信号１５（図ａ）と読み出し用同期位相信号２１（
図ｂｌ ）とを受け２両者の位相状態を監視し１両者の
位相が移動によシ近くなると、同期信号系の読み出しア
ドレススリップ制御信号２３を同期信号読み出し制御回
路９に送る。同期信号読み出し制御回路９では、アドレ
ススリップ制御信号２３を受けると、その位相状態によ
って読み出しアドレスをＰＣＭ信号の同期区間単位であ
るマルチフレーム単位で図ｂ２のリピート動作（繰シ返
し動作）や。
説明すると、同期位相比較回路５では、書き込み用同期
位相信号１５（図ａ）と読み出し用同期位相信号２１（
図ｂｌ ）とを受け２両者の位相状態を監視し１両者の
位相が移動によシ近くなると、同期信号系の読み出しア
ドレススリップ制御信号２３を同期信号読み出し制御回
路９に送る。同期信号読み出し制御回路９では、アドレ
ススリップ制御信号２３を受けると、その位相状態によ
って読み出しアドレスをＰＣＭ信号の同期区間単位であ
るマルチフレーム単位で図ｂ２のリピート動作（繰シ返
し動作）や。
マルチフレーム単位で図ｂ３のデリート動作（捨てる動
作）を行なう。これによって、書き込み側との位相関係
を安全な状態て移動させると同時に。
作）を行なう。これによって、書き込み側との位相関係
を安全な状態て移動させると同時に。
ＰＣＭ信号の同期を補正する。
１″・″’−ｚ＊ａａ較０路°１・書き込み用 １デ
一タ位相信号１６（図ａ）と読み出し用データ位相信号
２２（図０１ ）とを受け２両者の位相状態を監視し１
両者の位相が移動によシ近くなると。
一タ位相信号１６（図ａ）と読み出し用データ位相信号
２２（図０１ ）とを受け２両者の位相状態を監視し１
両者の位相が移動によシ近くなると。
データ信号系の読み出しアドレススリップ制御信号２４
をデータ信号読み出し制御回路１０に送る。
をデータ信号読み出し制御回路１０に送る。
データ信号読み出し制御回路ｌＯでは、アドレススリッ
プ制御信号２４を受けると、その位相状態によって読み
出しアドレスをＰＣＭ信号の１フレ一ム単位で図０２の
リピート動作や、１フレ一ム単位で図ｃ３のデリート動
作を行なう。かくして。
プ制御信号２４を受けると、その位相状態によって読み
出しアドレスをＰＣＭ信号の１フレ一ム単位で図０２の
リピート動作や、１フレ一ム単位で図ｃ３のデリート動
作を行なう。かくして。
書き込み側との位相関係を安全な状態に補正する。
上記の動作によシ、同期信号はＰＣＭ信号におけ：ｌ：
ｒ １−＝ｒルｆフレーム単位である１６フレームでス
リップ動作を行い、ｉたデータ信号はＰＣＭ信号におけ
る１フレ一ム単位でスリップ動作を行うことになる。
ｒ １−＝ｒルｆフレーム単位である１６フレームでス
リップ動作を行い、ｉたデータ信号はＰＣＭ信号におけ
る１フレ一ム単位でスリップ動作を行うことになる。
以上の説明によシ明らかなように２本発明によればスリ
ップ制御を同期系とデータ系に分けることによシアデー
タ系の１回のスリップ制御に伴うデータ信号の歪をＰＣ
Ｍ信号におけるマルチフレーム分（１６フレーム）のデ
ータから１フレ一ム分のデータに減少させると同時に、
従来の同期系のスリップ制御による同期補正も可能とな
シ２国内ディジタル回線と衛星回線との接続に適用して
。
ップ制御を同期系とデータ系に分けることによシアデー
タ系の１回のスリップ制御に伴うデータ信号の歪をＰＣ
Ｍ信号におけるマルチフレーム分（１６フレーム）のデ
ータから１フレ一ム分のデータに減少させると同時に、
従来の同期系のスリップ制御による同期補正も可能とな
シ２国内ディジタル回線と衛星回線との接続に適用して
。
信頼性を向上すべく得られる効果は大きい。
第１図は本発明による実施例の構成を示すブロック図、
第２図は、第１図における実施例の動作を説明するため
のタイムチャートである。 図において、１は同期検出回路、２，３，９゜１０は制
御回路、４，８はアドレス切換回路。 ５．６は比較回路、７けメモリ回路である。
第２図は、第１図における実施例の動作を説明するため
のタイムチャートである。 図において、１は同期検出回路、２，３，９゜１０は制
御回路、４，８はアドレス切換回路。 ５．６は比較回路、７けメモリ回路である。
Claims (1)
- １、国内ディジタル回線と衛星回線とを接続する為の地
球局に設置される準同期バッファ回路において、前記国
内ディジタル回線と衛星回線との間のクロック周波数差
と、衛星による周波数変動とを吸収する送受信のドップ
ラバッファメモリへの書き込みを同期信号系とデータ信
号系とに分けて制御する手段と、前記ドップラバッファ
メモリの読み出しを同様に同期信号系とデータ信号系と
に分けて制御する手段とを備えたことを特徴とする準同
期バッファ制御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60152541A JPS6214546A (ja) | 1985-07-12 | 1985-07-12 | 準同期バツフア制御方式 |
| US06/884,919 US4764942A (en) | 1985-07-12 | 1986-07-14 | Slip control in a plesiochronous buffer circuit to reduce distortion of two kinds of data signals |
| AU60131/86A AU584042B2 (en) | 1985-07-12 | 1986-07-14 | Slip control in a plesiochronous buffer circuit to reduce distortion of two kinds of data signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60152541A JPS6214546A (ja) | 1985-07-12 | 1985-07-12 | 準同期バツフア制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6214546A true JPS6214546A (ja) | 1987-01-23 |
Family
ID=15542706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60152541A Pending JPS6214546A (ja) | 1985-07-12 | 1985-07-12 | 準同期バツフア制御方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4764942A (ja) |
| JP (1) | JPS6214546A (ja) |
| AU (1) | AU584042B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4965794A (en) * | 1987-10-05 | 1990-10-23 | Dallas Semiconductor Corporation | Telecommunications FIFO |
| US4839893A (en) * | 1987-10-05 | 1989-06-13 | Dallas Semiconductor Corporation | Telecommunications FIFO |
| US4823365A (en) * | 1988-06-28 | 1989-04-18 | Honeywell, Inc. | Synchronization method and elastic buffer circuit |
| US5020081A (en) * | 1988-09-30 | 1991-05-28 | Data General Corporation | Communication link interface with different clock rate tolerance |
| EP0396669B1 (en) * | 1988-10-14 | 1995-06-28 | Digital Equipment Corporation | Method and apparatus for detecting impending overflow and/or underrun of elasticity buffer |
| US4928275A (en) * | 1989-05-26 | 1990-05-22 | Northern Telecom Limited | Synchronization of asynchronous data signals |
| DE3942883A1 (de) * | 1989-12-23 | 1991-06-27 | Philips Patentverwaltung | Schaltungsanordnung zur bitratenanpassung |
| DE3942885A1 (de) * | 1989-12-23 | 1991-06-27 | Philips Patentverwaltung | Schaltungsanordnung zur bitratenanpassung |
| GB9012436D0 (en) * | 1990-06-04 | 1990-07-25 | Plessey Telecomm | Sdh rejustification |
| JPH04286233A (ja) * | 1991-03-14 | 1992-10-12 | Nec Corp | スタッフ同期回路 |
| US5428649A (en) * | 1993-12-16 | 1995-06-27 | International Business Machines Corporation | Elastic buffer with bidirectional phase detector |
| ES2102938B1 (es) * | 1994-03-28 | 1998-04-16 | Alcatel Standard Electrica | Sistema de reduccion de fluctuaciones de fase en demultiplexores digitales. |
| US5465274A (en) * | 1995-04-07 | 1995-11-07 | The United States Of America As Represented By The Secretary Of The Navy | Digital circuit for decoding encoded doppler data |
| US5812547A (en) * | 1996-08-22 | 1998-09-22 | At&T Corp. | System and method for dynamic time division access |
| US6400706B1 (en) | 1999-04-02 | 2002-06-04 | Qualcomm Incorporated | System and method for re-synchronizing a phase-independent first-in first-out memory |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2339008A1 (de) * | 1973-08-01 | 1975-02-13 | Standard Elektrik Lorenz Ag | Einrichtung zur datenvermittlung und datensicherung in zeitvielfach-vermittlungsnetzen |
| US3928726A (en) * | 1974-11-22 | 1975-12-23 | Bell Telephone Labor Inc | Common control variable shift reframe circuit |
| US4429386A (en) * | 1981-01-05 | 1984-01-31 | Siemens Corporation | Buffer arrangement of a PCM exchange system |
| JPS60254938A (ja) * | 1984-05-31 | 1985-12-16 | Nec Corp | 位相整列回路 |
| JPS62214739A (ja) * | 1986-03-15 | 1987-09-21 | Nec Corp | 同期制御方式 |
-
1985
- 1985-07-12 JP JP60152541A patent/JPS6214546A/ja active Pending
-
1986
- 1986-07-14 AU AU60131/86A patent/AU584042B2/en not_active Ceased
- 1986-07-14 US US06/884,919 patent/US4764942A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| AU6013186A (en) | 1987-01-15 |
| AU584042B2 (en) | 1989-05-11 |
| US4764942A (en) | 1988-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP2141837B1 (en) | Active/standby switchover method and device of asynchronous backplane in transport network | |
| US4764942A (en) | Slip control in a plesiochronous buffer circuit to reduce distortion of two kinds of data signals | |
| CA1117671A (en) | Method and device for synchronizing digital transmissions via satellite | |
| US6023768A (en) | Phase locked distributed time reference for digital processing and method therefor | |
| JPS619059A (ja) | 再生中継装置 | |
| JPS63169150A (ja) | デ−タ送信回路 | |
| JP2546970B2 (ja) | Ｓｄｈ無線通信方式および送受信装置 | |
| US5233608A (en) | Method of and a device for receiving data packet form | |
| JPH06252906A (ja) | 同期制御方式 | |
| JP3199418B2 (ja) | データレート変換装置 | |
| JPH03110945A (ja) | バースト信号再生中継装置 | |
| JPH0458631A (ja) | フレーム位相合わせ方式 | |
| JP2730405B2 (ja) | 同期切替方式 | |
| JPH05244127A (ja) | 回線切替方式 | |
| JP2672737B2 (ja) | マルチフレーム同期回路の制御方法 | |
| JPS61134132A (ja) | ドップラーバッファ回路 | |
| JPS62290234A (ja) | ル−プ形通信網のフレ−ム同期方式 | |
| JPH01269336A (ja) | 調歩同期式データ伝送方式 | |
| JPS62114353A (ja) | ル−プ型ネツトワ−クのバツフア回路 | |
| JPS61293048A (ja) | ル−プ式通信システム | |
| JPS62188441A (ja) | 多方向多重無線通信方式 | |
| JPH037172B2 (ja) | ||
| JPH0572781B2 (ja) | ||
| JPH0440120A (ja) | 同期網における無線端局の同期切替装置 | |
| JPS6355264B2 (ja) |