JPH04264277A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04264277A JPH04264277A JP3024248A JP2424891A JPH04264277A JP H04264277 A JPH04264277 A JP H04264277A JP 3024248 A JP3024248 A JP 3024248A JP 2424891 A JP2424891 A JP 2424891A JP H04264277 A JPH04264277 A JP H04264277A
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- JP
- Japan
- Prior art keywords
- pulse width
- memory
- integrated circuit
- semiconductor integrated
- circuit
- Prior art date
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は，ゲートアレイ及びメモ
リを１つのチップ内に有する半導体集積回路装置特に装
置内蔵パルス発生回路の改良に関する。
リを１つのチップ内に有する半導体集積回路装置特に装
置内蔵パルス発生回路の改良に関する。
【０００２】
【従来の技術】図３は従来例の説明図である。従来のパ
ルス発生回路においては，図３（ａ）に回路を，図３（
ｂ）にその中のゲートの回路図で示すように，パルス巾
を作っている遅延回路（ゲートＡ群）において， 電源
はＧＮＤ− ＶＥＥ１ （ＶＥＥ２ 共通） 又は，Ｇ
ＮＤ−ＶＥＥ１，ＧＮＤ− ＶＥＥ２ があり， 電源
電圧は一定の値に固定して用いていた。
ルス発生回路においては，図３（ａ）に回路を，図３（
ｂ）にその中のゲートの回路図で示すように，パルス巾
を作っている遅延回路（ゲートＡ群）において， 電源
はＧＮＤ− ＶＥＥ１ （ＶＥＥ２ 共通） 又は，Ｇ
ＮＤ−ＶＥＥ１，ＧＮＤ− ＶＥＥ２ があり， 電源
電圧は一定の値に固定して用いていた。
【０００３】
【発明が解決しようとする課題】従って， 従来のパル
ス発生装置では， パルス巾はゲートの段数により設定
されるので， メモリ部の試験に対しては， 半導体集
積回路装置が完成した後ではパルス巾を可変とすること
ができず， 従って設定したパルス巾でしか試験ができ
ず，パルス巾を可変とする必要が生じた時には， ウエ
ハープロセスのフォトマスクを改版して， 回路の配線
パターンを修正する必要があった。
ス発生装置では， パルス巾はゲートの段数により設定
されるので， メモリ部の試験に対しては， 半導体集
積回路装置が完成した後ではパルス巾を可変とすること
ができず， 従って設定したパルス巾でしか試験ができ
ず，パルス巾を可変とする必要が生じた時には， ウエ
ハープロセスのフォトマスクを改版して， 回路の配線
パターンを修正する必要があった。
【０００４】そのため必要なパルス巾で測定できず，適
性な値の試験条件からずれて，半導体集積回路装置の電
気的特性試験における良否の判定に支障を来していた。 本発明は，上記の点を鑑み， フォトマスクの改版を必
要とせず， 回路上の工夫によりパルス巾を可変とする
ことを目的として提供されるものである。
性な値の試験条件からずれて，半導体集積回路装置の電
気的特性試験における良否の判定に支障を来していた。 本発明は，上記の点を鑑み， フォトマスクの改版を必
要とせず， 回路上の工夫によりパルス巾を可変とする
ことを目的として提供されるものである。
【０００５】
【課題を解決するための手段】図１，図２は本発明の原
理説明図兼実施例の説明図である。上記の問題点を解決
するためには， 図１に示すように，パルス巾を作って
いるゲートＡ群の遅延回路において， 負荷駆動電流（
ＩＥＦ） の流れる電源を独立分離させて， 新たに電
源電圧ＶＥＥ３なる電源を設け， この電源を可変させ
ることによりＩＥＦを変化させ， その結果として，
ゲートＡ群の遅延時間をコントロールしてパルス巾を可
変するか， あるいは，図２に示すように，パルス発生
用の遅延回路を幾つか設けて， その遅延回路を選択す
る端子を設け，その端子の論理により任意にパルス巾を
選択すれば良い。
理説明図兼実施例の説明図である。上記の問題点を解決
するためには， 図１に示すように，パルス巾を作って
いるゲートＡ群の遅延回路において， 負荷駆動電流（
ＩＥＦ） の流れる電源を独立分離させて， 新たに電
源電圧ＶＥＥ３なる電源を設け， この電源を可変させ
ることによりＩＥＦを変化させ， その結果として，
ゲートＡ群の遅延時間をコントロールしてパルス巾を可
変するか， あるいは，図２に示すように，パルス発生
用の遅延回路を幾つか設けて， その遅延回路を選択す
る端子を設け，その端子の論理により任意にパルス巾を
選択すれば良い。
【０００６】即ち， 本発明の目的は， ゲートアレイ
及びメモリを１つのチップ内に有する半導体集積回路装
置において，上記メモリ内に外部からのモード切換制御
信号により，メモリセル内にデータを書き込む為のライ
トイネーブル信号のパルス巾を，通常モードと試験モー
ドに切換えて出力するパルス発生回路を有し，該パルス
発生回路内に，試験モード時に，図１に示すように，外
部電源電圧に連動してパルス巾を可変する機能を有する
ことにより，或いは，該パルス発生回路内に，試験モー
ド時に，図２に示すように，遅延回路選択端子を用いて
パルス巾を選択する機能を有することにより達成される
。
及びメモリを１つのチップ内に有する半導体集積回路装
置において，上記メモリ内に外部からのモード切換制御
信号により，メモリセル内にデータを書き込む為のライ
トイネーブル信号のパルス巾を，通常モードと試験モー
ドに切換えて出力するパルス発生回路を有し，該パルス
発生回路内に，試験モード時に，図１に示すように，外
部電源電圧に連動してパルス巾を可変する機能を有する
ことにより，或いは，該パルス発生回路内に，試験モー
ド時に，図２に示すように，遅延回路選択端子を用いて
パルス巾を選択する機能を有することにより達成される
。
【０００７】
【作用】本発明では，今までの電源に対して，パルス巾
を作り出すゲートの負荷駆動電流を独立させたり，遅延
回路の増設を図っているため，必要なパルス巾での測定
が可能となった。
を作り出すゲートの負荷駆動電流を独立させたり，遅延
回路の増設を図っているため，必要なパルス巾での測定
が可能となった。
【０００８】
【実施例】図１は本発明の第１の実施例の説明図である
。第１の実施例について，先ず図１により ＩＥＦと遅
延時間の関係について述べる。
。第１の実施例について，先ず図１により ＩＥＦと遅
延時間の関係について述べる。
【０００９】図１（ｄ）で示した先の回路において，Ｖ
ＥＥ３ を流れる電流を ＩＥＦ， ＶＥＥ３ と出
力（Ｈ／Ｌの平均） の差をΔＶ，出力と ＶＥＥ３
の抵抗をＲとすると，数１で表せる。
ＥＥ３ を流れる電流を ＩＥＦ， ＶＥＥ３ と出
力（Ｈ／Ｌの平均） の差をΔＶ，出力と ＶＥＥ３
の抵抗をＲとすると，数１で表せる。
【００１０】
【数１】
【００１１】ここで，出力とＲはＶＥＥ３ に依存しな
いので，ＶＥＥ３ を変化させることによりＩＥＥを変
えることができる。
いので，ＶＥＥ３ を変化させることによりＩＥＥを変
えることができる。
【００１２】次に，ＩＥＦと遅延時間の関係について考
察する。一般に，図１（ａ）に示すように入力と出力ま
での時間で示される遅延時間は 遅延時間＝（ゲートＡの遅延時間）＋（配線容量に
よる遅延時間）により表わされる。
察する。一般に，図１（ａ）に示すように入力と出力ま
での時間で示される遅延時間は 遅延時間＝（ゲートＡの遅延時間）＋（配線容量に
よる遅延時間）により表わされる。
【００１３】また，配線容量（ｃ）と容量による遅延時
間の関係は図１（ｂ）に表される。上記のように，ＩＥ
Ｆを増加させることにより，負荷の駆動能力が上がり，
その結果として遅延時間は小さくなる。
間の関係は図１（ｂ）に表される。上記のように，ＩＥ
Ｆを増加させることにより，負荷の駆動能力が上がり，
その結果として遅延時間は小さくなる。
【００１４】このため，遅延時間は図１（ｃ）に示すよ
うなゲートＡ群において図１（ｄ）に示すようなＩＥＦ
が流れる電源を独立した電源ＶＥＥ３ として新たに設
ける。 そしてＢ，Ｃゲートその他はＶＥＥ２ に流れるものと
する。
うなゲートＡ群において図１（ｄ）に示すようなＩＥＦ
が流れる電源を独立した電源ＶＥＥ３ として新たに設
ける。 そしてＢ，Ｃゲートその他はＶＥＥ２ に流れるものと
する。
【００１５】このように，電源を分離したことにより，
ＶＥＥ３ の電源電圧は可変とすることが可能となり，
電源電圧を可変させることによりＩＥＦが変化し，その
結果としてＡ群のゲートによる遅延時間をコントロール
することができる。
ＶＥＥ３ の電源電圧は可変とすることが可能となり，
電源電圧を可変させることによりＩＥＦが変化し，その
結果としてＡ群のゲートによる遅延時間をコントロール
することができる。
【００１６】つまり，電源電圧により，パルス巾を自由
にコントロールすることができるようになる。次に，第
２の実施例について，図２により説明する。
にコントロールすることができるようになる。次に，第
２の実施例について，図２により説明する。
【００１７】図２（ａ）に示した従来回路ではパルス発
生用の遅延回路はゲートＡ群の一つしかなく，パルス巾
の変更ができなかったので，この回路に改造を加えて，
図２（ｂ）に示す新規回路を形成する。
生用の遅延回路はゲートＡ群の一つしかなく，パルス巾
の変更ができなかったので，この回路に改造を加えて，
図２（ｂ）に示す新規回路を形成する。
【００１８】即ち，新規回路として，パルス発生用の遅
延回路をＡ，Ｂ，Ｃ，Ｄの４個を設け，その遅延回路を
選択する端子をＳ１ ， Ｓ２ の２個設け，その端子
の論理により任意にパルス巾を選択するようにする。
延回路をＡ，Ｂ，Ｃ，Ｄの４個を設け，その遅延回路を
選択する端子をＳ１ ， Ｓ２ の２個設け，その端子
の論理により任意にパルス巾を選択するようにする。
【００１９】即ち，擬似的にパルス巾を可変としたもの
である。また，パルス巾の選択子を多く取りたい場合に
は，論理端子及び遅延回路を増加すれば良い例えば，図
２（ｃ）に示すように，論理端子の増加は，端子がＳ１
，Ｓ２ の２本ではＡ，Ｂ，Ｃ，Ｄの４通りの選択が
可能であるが，端子が３本では更に増加して８通りの選
択が可能となる。
である。また，パルス巾の選択子を多く取りたい場合に
は，論理端子及び遅延回路を増加すれば良い例えば，図
２（ｃ）に示すように，論理端子の増加は，端子がＳ１
，Ｓ２ の２本ではＡ，Ｂ，Ｃ，Ｄの４通りの選択が
可能であるが，端子が３本では更に増加して８通りの選
択が可能となる。
【００２０】
【発明の効果】以上説明したように， 本発明によれば
， パルス巾の可変により，試験条件が緩くなったり，
特性の判定が高精度となり，試験技術の向上に寄与する
ところが大きい。
， パルス巾の可変により，試験条件が緩くなったり，
特性の判定が高精度となり，試験技術の向上に寄与する
ところが大きい。
【図１】 本発明の第１の実施例の説明図
【図２】
本発明の第２の実施例の説明図
本発明の第２の実施例の説明図
【図３】 従来例の
説明図
説明図
ＩＥＦ 負荷駆動電流
ＶＥＥ 電源電圧
Ｃ 配線容量
Ｓ１，Ｓ２ 遅延回路選択用端子
Claims (2)
- 【請求項１】 ゲートアレイ及びメモリを１つのチッ
プ内に有する半導体集積回路装置において，上記メモリ
内に外部からのモード切換制御信号により，メモリセル
内にデータを書き込む為のライトイネーブル信号のパル
ス巾を，通常モードと試験モードに切換えて出力するパ
ルス発生回路を有し，該パルス発生回路内に，試験モー
ド時に外部電源電圧に連動してパルス巾を可変する機能
を有することを特徴とする半導体集積回路装置。 - 【請求項２】 ゲートアレイ及びメモリを１つのチッ
プ内に有する半導体集積回路装置において，上記メモリ
内に外部からのモード切換制御信号により，メモリセル
内にデータを書き込む為のライトイネーブル信号のパル
ス巾を，通常モードと試験モードに切換えて出力するパ
ルス発生回路を有し，該パルス発生回路内に，試験モー
ド時に遅延回路選択端子を用いてパルス巾を選択する機
能を有することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024248A JPH04264277A (ja) | 1991-02-19 | 1991-02-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024248A JPH04264277A (ja) | 1991-02-19 | 1991-02-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04264277A true JPH04264277A (ja) | 1992-09-21 |
Family
ID=12132946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3024248A Withdrawn JPH04264277A (ja) | 1991-02-19 | 1991-02-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04264277A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5831918A (en) * | 1994-02-14 | 1998-11-03 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
| US5991214A (en) * | 1996-06-14 | 1999-11-23 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
| US6587978B1 (en) * | 1994-02-14 | 2003-07-01 | Micron Technology, Inc. | Circuit and method for varying a pulse width of an internal control signal during a test mode |
-
1991
- 1991-02-19 JP JP3024248A patent/JPH04264277A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5831918A (en) * | 1994-02-14 | 1998-11-03 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
| US6529426B1 (en) | 1994-02-14 | 2003-03-04 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
| US6587978B1 (en) * | 1994-02-14 | 2003-07-01 | Micron Technology, Inc. | Circuit and method for varying a pulse width of an internal control signal during a test mode |
| US5991214A (en) * | 1996-06-14 | 1999-11-23 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |