JPH04264737A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電界効果トランジスタ
の製造方法に関する。

【０００２】

【従来の技術】社会の高度情報化に伴って半導体デバイ
スも超高速動作、低消費電力のものが要求されている。 ＧａＡｓをはじめとする化合物半導体デバイスは、上記
の要求特性を満たすので超高速、超高周波集積回路への
応用研究が精力的に行われている。

【０００３】ＧａＡｓのショットキー接合ゲート型電界
効果トランジスタ（以下、ＭＥＳＦＥＴと称する）の場
合、高性能化及び高歩留化を実現するため、高融点金属
又はフォトレジストからなるゲートをマスクとして用い
、不純物を注入してソース及びドレイン高濃度不純物領
域を形成している。図９はその実施状態を示す断面構造
図であり、図中１は基板である。図９（ａ）は基板１の
上側に高融点金属又はフォトレジストからなるゲート５
を形成した場合であり、図９（ｂ）は多層レジストから
なるゲート５を形成した場合である。図９（ａ）及び（
ｂ）ともにゲート５をマスクとして用いて不純物イオン
の高密度注入を行うと、ゲート５に覆われていない部分
にｎ＋　型のソース領域層７及びドレイン領域層８が形
成される。

【０００４】

【発明が解決しようとする課題】ところが図９に示した
如き従来の方法ではソース領域−ゲート間距離ＬＳＧと
ドレイン領域−ゲート間距離ＬＤＧとが等しく、ソース
抵抗を小さくするためにＬＳＧを小さくするとＬＤＧも
同様に小さくなり、ドレイン耐圧を低下させることにな
るので、このＭＥＳＦＥＴをパワー素子等に使用すると
きに問題となる。また、ＬＳＧとＬＤＧとを一定の値に
決めた場合、ゲート長Ｌｇ　を縮小するとこれに伴って
ソース−ドレイン間距離も縮小されるので、Ｌｇ＜１μ
ｍにすると短チャンネル効果（しきい値電圧の負シフト
等）が顕著になる。上記の問題を解決する方法としては
、ＬＤＧ＞ＬＳＧとなる非対称ｎ＋　構造を形成するこ
とが有効である。

【０００５】非対称ｎ＋　構造を形成する方法としては
Ｔ型ダミーゲートを用いた斜め注入法が提案されている
（Ｔ．ＥＮＯＫＩｅｔ　ａｌ．　　ＩＥＥＥ　　Ｔｒａ
ｎｓ．Ｅｌｅｃｔｒｏｎ．Ｄｅｖｉｃｅｓｖｏｌ．３５
　Ｎｏ．１，１９８８，ｐ．１８〜２４）。図１０は斜
め注入法によりイオンを注入するときの実施状態を示す
断面構造図であり、図中１は基板である。Ｔ型のダミー
ゲート５をイオン注入層の上側に片寄らせて形成し、こ
れをマスクとして用いて斜めに不純物イオンの高密度注
入を行うと、ｎ＋　型のソース領域層７及びドレイン領
域層８が形成される。このときＬＤＧ＞ＬＳＧとなる。

【０００６】図１１は斜め注入法により製造したＦＥＴ
アレイの断面構造図である。斜め注入法では図７に示し
たようにソース領域層７、ダミーゲート５の位置に形成
するゲート電極及びドレイン領域層８の位置関係は同一
の型しかできず、ソース領域層７、ゲート電極、ドレイ
ン層８、ゲート電極、ソース領域層７を順次配置させる
線対称型ＦＥＴアレイのようにソース領域層７、ゲート
電極及びドレイン領域層８を任意の位置に配置すること
ができず、製造したＦＥＴをＩＣ又はパワー素子等の半
導体装置へ適用することができないという問題があった
。

【０００７】本発明は斯かる事情に鑑みなされたもので
あり、ゲートのドレイン側又はソース側の一方の側壁を
レジストで覆い、露出している他方の側壁のアンダーカ
ットを行い、次に前記レジストを除去して再びアンダー
カットを行うことにより、ドレイン側及びソース側のア
ンダーカット量を独立に制御して非対称のソース−ドレ
イン領域を形成し、ウエハ上の任意のゲート方位に対し
てソース領域及びドレイン領域を形成することもでき、
ＦＥＴの性能を高めて種々の半導体装置に適用できる電
界効果トランジスタの製造方法を提供することを目的と
する。

【０００８】

【課題を解決するための手段】本発明の電界効果トラン
ジスタの製造方法は、アンダーカットが可能であり、２
以上の層から構成されるゲートを用いて不純物を注入し
、該ゲートの両側にソース領域及びドレイン領域を自己
整合的に形成する電界効果トランジスタの製造方法にお
いて、前記ゲートのソース領域側又はドレイン領域側の
一方の側壁をレジストで覆い、露出している他方の側壁
のアンダーカットを行い、次に前記レジストを除去して
再びアンダーカットを行うことにより、ドレイン領域側
及びソース領域側のアンダーカット量を独立に制御して
非対称のソース領域−ドレイン領域を作製することを特
徴とする。

【０００９】

【作用】本発明においては、アンダーカットが可能であ
り、２以上の層から構成されるゲートを用いて不純物を
注入し、ゲートの両側にソース領域及びドレイン領域を
形成するときにゲートのアンダーカット量をソース側及
びドレイン側において独立に制御できるので、ソース領
域−ゲート間距離ＬＳＧとドレイン領域−ゲート間距離
ＬＤＧとを独立に制御して非対称のソース領域−ドレイ
ン領域を形成することができる。そしてウエハ上の任意
のゲート方位に対してソース領域及びドレイン領域を配
置することができるので、出力等のＦＥＴの性能を高め
てこれを種々の半導体装置に適用することができる。

【００１０】

【実施例】以下、本発明をその実施例を示す図面に基づ
き具体的に説明する。図１、図２及び図３は、本発明方
法によりＧａＡｓ　　ＭＥＳＦＥＴを製造する場合の実
施状態を示す断面構造図であり、図中１は半絶縁性のＧ
ａＡｓ基板である。本発明方法においてはまず、ＧａＡ
ｓ基板１の一面にイオン注入レジスト２をパターニング
し、これをマスク２としてｎ型不純物となるＳｉ，Ｓｅ
，Ｓ等のイオンを、３０ｋｅＶの加速電圧、ドーズ量４
×１０１２ｃｍ　−１　にてＧａＡｓ基板１に注入し、
イオン注入層３を形成する（図１（ａ））。

【００１１】次にイオン注入レジスト２を除去し、Ｓｉ
Ｎ膜４を全面に堆積させ、イオン注入層３の上側中央部
に２層レジストからなるダミーゲート５をパターニング
し、イオン注入層３が形成されていない領域の上側に２
層レジストからなるイオン注入領域限定レジスト６，６
をパターニングする。ダミーゲート５の上層５ａ及びイ
オン注入領域限定レジスト６，６の上層６ａ，６ａはプ
ラズマＣＶＤ法によるＳｉＯ２　膜、下層５ｂ及び下層
６ｂ，６ｂはポジ型フォトレジストで構成されている（
図１（ｂ））。ダミーゲート５及びイオン注入領域限定
レジスト６をマスクとしてｎ型不純物イオンの高密度注
入を行い、ｎ＋　型のソース領域層７及びドレイン領域
層８を形成する（図１（ｃ））。

【００１２】ダミーゲート５のソース領域側の側壁を覆
うようにポジ型のフォトレジスト９のパターニングを行
う。このときフォトレジスト９のパターニング境界面９
ａは、ダミーゲート５の上層５ａの上側の適宜の位置に
する。（図１（ｄ））。酸素プラズマにより、ダミーゲ
ート５の下層５ｂのドレイン領域側を選択的にエッチン
グし、後退させる。このときのエッチング幅をＬ１　と
する（図２（ｅ））。

【００１３】光露光を施し、フォトレジスト９を除去す
る。このときダミーゲート５の上層５ａは光遮断マスク
として働くため、その下側の下層５ｂはそのまま残る（
図２（ｆ））。再び酸素プラズマにより、ダミーゲート
５の下層５ｂのエッチングを行う。このときソース側、
ドレイン側共に同じ量だけエッチングされる。そのエッ
チング幅をＬ２　とする（図２（ｇ））。

【００１４】スパッタ法又はプラズマＣＶＤ法により全
表面を覆うようにＳｉＯ２　膜１０を堆積させる（図３
（ｈ））。ダミーゲート５及びイオン注入領域限定レジ
スト６，６の側壁に形成されたＳｉＯ２　膜１０を選択
的にエッチングし、ダミーゲート５及びイオン注入領域
限定レジスト６，６をリフトオフする。その後アニール
を行い、注入不純物を活性化する（図３（ｉ））。

【００１５】ソース領域層７の上側にソース電極１１、
ドレイン領域層８の上側にドレイン電極１２を形成し、
ダミーゲート５が形成されていた領域にゲート電極１３
を形成する。このときソース領域−ゲート間距離ＬＳＧ
及びドレイン領域−ゲート間距離ＬＤＧは次式（１）及
び（２）で表される。 ＬＳＧ＝Ｌ１　　　　　　　　　　　　　　　　　…（
１）ＬＤＧ＝Ｌ１　＋Ｌ２　　　　　　　　　　　…（
２）上述の式（１）及び（２）に示したようにＬＳＧと
ＬＤＧとが異なり、自己整合的に非対称ｎ＋　構造の電
界効果トランジスタが形成される（図３（ｊ））。

【００１６】図４は、図２（ｅ）及び（ｇ）に示した酸
素プラズマエッチングをおこなう場合のエッチング時間
と下層５ｂのエッチング量との関係を示したグラフであ
る。図４に示したようにプラズマパワーとエッチング時
間とを制御することによりアンダーカットの制御を行う
ことができる。この実施例においてはダミーゲート５を
ＳｉＯ２　／フォトレジストの２層構造にしたが、Ｓｉ
Ｏ２　／ＳｉＮ、ＳｉＯ２　／Ｗ等、エッチングの選択
比が大きいものを使用することにしてもよい。

【００１７】図５は、本発明方法によりＧａＡｓ　　Ｍ
ＥＳＦＥＴを製造する場合の他の実施状態を示す断面構
造図であり、図中１は半絶縁性のＧａＡｓ基板である。 まず、ＧａＡｓ基板１の一面にイオン注入レジスト２を
パターニングし、これをマスクとしてｎ型不純物となる
Ｓｉ，Ｓｅ，Ｓ等のイオンを、３０ｋｅＶの加速電圧、
ドーズ量４×１０１２ｃｍ　−１　にてＧａＡｓ基板１
に注入し、イオン注入層３を形成する（図５（ａ））。

【００１８】次にイオン注入レジスト２を除去し、Ｇａ
Ａｓ基板１の上側に例えばＷＳｉ，ＷＮ，ＷＳｉＮ等の
高融点金属層１４を堆積させ、さらにその上にＳｉＯ２
　膜１５を堆積させる（図５（ｂ））。ＳｉＯ２　膜１
５上側のイオン注入層３上側中央に相当する位置にレジ
スト１６をパターニングし、レジスト１６により覆われ
ていない部分をエッチング除去する（図５（ｃ））。レ
ジスト１６を除去し、イオン注入領域を限定するイオン
注入領域限定層１７，１７をパターニングし、ＳｉＯ２
　膜１５及びイオン注入領域限定レジスト１７，１７を
マスクとしてｎ型不純物イオンの高密度注入を行い、ソ
ース領域層７及びドレイン領域層８を形成する（図５（
ｄ））。

【００１９】イオン注入領域限定レジスト１７，１７を
除去し、高融点金属層１４及びＳｉＯ２　膜１５のソー
ス領域側の側壁を覆うようにフォトレジスト９のパター
ニングを行う（図６（ｅ））。ＣＨ４　系ガスを用いて
、高融点金属層１４のドレイン領域側を選択的にエッチ
ング（アンダーカット）し、後退させる。このときのエ
ッチング幅をＬ１　とする（図６（ｆ））。フォトレジ
スト９を除去する（図６（ｇ））。再びＣＨ４　系ガス
を用いて、高融点金属層１４のエッチングを行う。この
ときソース側、ドレイン側共に同じ量だけエッチングさ
れる。 そのエッチング幅をＬ２　とする（図７（ｈ））。

【００２０】ＳｉＯ２　膜１５を除去し、全表面を覆う
ようにアニール用保護膜としてのＳｉＮ膜１８を堆積さ
せ、注入不純物の活性化のための熱処理を行う（図７（
ｉ））

【００２１】ソース領域層７の上側にソース電極１１、
ドレイン領域層８の上側にドレイン電極１２を形成する
。このときソース領域−ゲート間距離ＬＳＧ及びドレイ
ン領域−ゲート間距離ＬＤＧは次式（１）及び（２）で
表される。 ＬＳＧ＝Ｌ１　　　　　　　　　　　　　　　　　…（
１）ＬＤＧ＝Ｌ１　＋Ｌ２　　　　　　　　　　　…（
２）上述の式（１）及び（２）に示したようにＬＳＧと
ＬＤＧとが異なり、自己整合的に非対称ｎ＋　構造の電
界効果トランジスタが形成される（図７（ｊ））。

【００２２】図８は本発明方法により製造した線対称型
ＦＥＴアレイを示す断面構造図である。本発明において
は任意のゲート方位に対して非対称ｎ＋　構造を実現す
ることができ、従来の斜め注入法では製造が困難であっ
た線対称型ＦＥＴアレイを容易に製造することができる
。 このような構造は高出力ＦＥＴに採用され、高性能化が
可能になる。

【００２３】次に本発明方法により製造した非対称ｎ＋
　構造のＧａＡｓＦＥＴ及び従来の自己整合的注入によ
り製造した対称ｎ＋　構造のＧａＡｓＦＥＴの性能を比
較した結果について説明する。両方ともゲート長が０．
５μｍ、ソース領域−ゲート間距離ＬＳＧが０．２μｍ
であり、ドレイン領域−ゲート間距離ＬＤＧは本発明の
ＦＥＴが０．２μｍ、従来のＦＥＴが０．５μｍである
。注入条件は同一で以下の通りである。 　　（注入条件）　　ｎ　　層：Ｓｉ＋　　　３０ｋｅ
Ｖ　　６×１０１２ｃｍ−２　　　　　　　　　　　　
　　　　ｎ＋　層：Ｓｉ＋　　　９０ｋｅＶ　　４×１
０１３ｃｍ−２表１にこれらのＤＣ測定を行った結果を
示す。

【００２４】

【００２５】表１中、Ｇｍｍａｘは最大相互コンダクタ
ンス、Ｋｍａｘ　は最大Ｋ値、Ｖｔｈはしきい値電圧を
表している。表１より本発明に係る非対称ｎ＋　構造の
ＦＥＴはＧｍｍａｘ及びＫｍａｘ　が増加し、電流駆動
能力が向上していることが判る。ゲート長を０．５μｍ
と短くした場合、従来のＦＥＴにおいてはゲート長を短
くした割にＧｍｍａｘ及びＫｍａｘ　が短チャンネル効
果によって向上しないが、本発明のように非対称ｎ＋　
構造にするとソース領域とドレイン領域とのｎ＋　層間
距離が長いので短チャンネル効果が抑制され、Ｇｍｍａ
ｘ及びＫｍａｘ　が向上する。また、本発明のＦＥＴは
逆耐圧電圧も大きく向上しており、非対称ｎ＋　構造に
することによってＦＥＴの高性能化を図ることができる
ことが判る。

【００２６】なお、本発明の実施例においては、本発明
をＧａＡｓ基板に適用した場合につき説明しているが、
何らこれに限定されるものではなく、ＩｎＰ及びＡｌＧ
ａＡｓ／ＧａＡｓ基板等の他の基板にも適用し得ること
は言うまでもない。さらに本発明の実施例においては、
本発明をｎ構造に適用した場合につき説明しているが、
何らこれに限定されるものではなく、ｐ構造にも適用す
ることができる。

【００２７】

【発明の効果】以上の如く本発明においては、ゲートの
ドレイン側又はソース側の一方の側壁をレジストで覆い
、露出している他方の側壁のアンダーカットを行い、次
に前記レジストを除去して再びアンダーカットを行うの
で、ドレイン側及びソース側のアンダーカット量を独立
に制御して非対称のソース−ドレイン構造を形成し、ウ
エハ上の任意のゲート方位に対してソース領域及びドレ
イン領域を配置することもできるので、出力等のＦＥＴ
の性能を高めて種々の半導体装置に適用できることがで
きる等、本発明は優れた効果を奏するものである。

【図面の簡単な説明】

【図１】本発明方法によりＧａＡｓ　　ＭＥＳＦＥＴを
製造する場合の実施状態を示す断面構造図である。

【図２】本発明方法によりＧａＡｓ　　ＭＥＳＦＥＴを
製造する場合の実施状態を示す断面構造図である。

【図３】本発明方法によりＧａＡｓ　　ＭＥＳＦＥＴを
製造する場合の実施状態を示す断面構造図である。

【図４】酸素プラズマエッチングをおこなう場合のエッ
チング時間とゲートの下層のエッチング量との関係を示
したグラフである。

【図５】本発明方法によりＧａＡｓ　　ＭＥＳＦＥＴを
製造する場合の他の実施状態を示す断面構造図である。

【図６】本発明方法によりＧａＡｓ　　ＭＥＳＦＥＴを
製造する場合の他の実施状態を示す断面構造図である。

【図７】本発明方法によりＧａＡｓ　　ＭＥＳＦＥＴを
製造する場合の他の実施状態を示す断面構造図である。

【図８】本発明方法により製造した線対称型ＦＥＴアレ
イを示す断面構造図である。

【図９】従来のイオン注入法の実施状態を示す断面構造
図である。

【図１０】斜め注入法によりイオンを注入するときの実
施状態を示す断面構造図である。

【図１１】斜め注入法により製造したＦＥＴアレイの断
面構造図である。

【符号の説明】

１　　ＧａＡｓ基板 ２　　イオン注入レジスト ３　　イオン注入層 ４　　ＳｉＮ膜 ５　　ダミーゲート ６　　イオン注入領域限定レジスト ７　　ソース領域層 ８　　ドレイン領域層 ９　　フォトレジスト １０　　ＳｉＯ２　膜 １１　　ソース電極 １２　　ドレイン電極 １３　　ゲート電極

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　アンダーカットが可能であり、２以上
   の層から構成されるゲートを用いて不純物を注入し、該
   ゲートの両側にソース領域及びドレイン領域を自己整合
   的に形成する電界効果トランジスタの製造方法において
   、前記ゲートのソース領域側又はドレイン領域側の一方
   の側壁をレジストで覆い、露出している他方の側壁のア
   ンダーカットを行い、次に前記レジストを除去して再び
   アンダーカットを行うことにより、ドレイン領域側及び
   ソース領域側のアンダーカット量を独立に制御して非対
   称のソース領域−ドレイン領域を形成することを特徴と
   する電界効果トランジスタの製造方法。