JPS6216577A

JPS6216577A - 相補型電界効果トランジスタおよびその製造方法

Info

Publication number: JPS6216577A
Application number: JP60155673A
Authority: JP
Inventors: Kunihiro Arai; 邦博荒井; Takashi Mizutani; 孝水谷; Fumihiko Yanagawa; 柳川　文彦
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1985-07-15
Filing date: 1985-07-15
Publication date: 1987-01-24
Anticipated expiration: 2009-12-12
Also published as: JPH06101544B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、高速で消費電力の小さな集積回路に適した相
補型電界効果トランジスタに関するものである。

〔従来の技術〕

従来の相補型電界効果トランジスタの例を第５図に示す
。この相補型電界効果トランジスタは、アール・エイ・
キールとエイ・シ・ボッサード。

アイ・イー・イー・イー　エレクトロン　デバイス　レ
ター、第ＥＤＬ−５巻、５２１頁〜５２３頁、１９８４
　１１月（Ｒ，Ａ、　ＫＩＥＬ　ａｎ、ｄ　Ａ、Ｃ，Ｇ
Ｏ３Ｓ−ＡＲＤ、ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖ
ｉｃｅ　Ｌｅｔｔ、、ｖｏｌ、ＥＤＬ−５＋ｐｐ。

５２１．５２３．Ｄｅｃ、１９８４）に記載されたもの
である。

第５図に示す相補型電界効果トランジスタの構造につい
て説明する。第５図において積層体１１は、アンドープ
ＧａＡｓ層である第１の半導体層２、ｐ型にドーピング
されたＡ　１　ｘＧ　ａ　Ｉ−Ｘ　Ａ　ｓ（Ｑ＜ｘ≦１
）層である第２の半導体層３、ｎ型にドーピングされた
ＧａＡｓ層である第３の半導体層４が順次半絶縁性基板
１上にエピタキシャル成長されたものである。

ｎチャネルの電界効果トランジスタは、５をゲート電極
、６．７を各々ソース電極、ドレイン電極、４を活性層
としたＭ　Ｅ　Ｓ　（ＭＥｔａｌ　Ｓｅｍ１ｃｏｎｄｕ
ｃｔｏｒ）　Ｆ　Ｅ　Ｔである。その動作は、ゲート電
極５に印加するゲート電圧により活性層４のゲート電極
５側から活性層４の内部に向かって伸びる空乏層の幅を
増減し、活性層４内部のチャネル幅を制御することによ
りｎチャネルトランジスタ動作を行う。

ｎチャネルの電界効果トランジスタは、半導体層４を除
去した後に形成されるＨＥＭＴ型電界効果トランジスタ
である。すなわち、８をゲート電極、９．１０を各々ソ
ース電極、ドレイン電極、半導体層３をバリヤ層とした
電界効果トランジスタである。その動作は、ゲート電極
８に印加するゲート電圧により半導体層２の半導体層３
との界面近傍に形成される正孔に対するポテンシャルの
井戸の深さを制御し、この井戸中に誘起される正孔の濃
度を制御することによりｎチャネルのトランジスタ動作
を行う。

〔発明が解決しようとする問題点〕

しかしながら、この相補型電界効果トランジスタは次の
ような欠点を有する。

（ａ）　ｎチャネル、ｐチャネルを同一平面上に形成で
きないため、集積化に不適である。同一平面にするため
、半導体層４を利用してｐチャネルのＭＥＳＦＥＴを形
成することは可能であ゛るが、この場合、形成されたｐ
チャネルＭＥＳＦＥＴの応答スピードは大幅に低下する
という不具合を生じる。

第５図に示すＨＥＭＴ構造のｐチャネルトランジスタは
、この不具合の解決策として考えられたものである。

（ｂ）　ｎチャネル電界効果トランジスタのしきい値が
半導体層４の薄膜パラメータ（膜厚、不純物濃度）とプ
ロセス（リセスの量）に敏感に依存し、かつ、ｐチャネ
ル電界効果トランジスタのしきい値が半導体層３の薄膜
パラメータ（膜厚、不純物濃度）とプロセス（リセスの
ｉｔ）に敏感に依存するため、相補型電界効果トランジ
スタの均一性・再現性を得るために極めて高精度の薄膜
パラメータ（膜厚、不純物濃度）およびプロセス制御が
要求される。

〔問題点を解決するための手段〕

このような欠点を除去するために本発明は、半絶縁性基
板と、この半絶縁性基板上に形成された積層体と、この
積層体の表面から第１の半導体層に達する深さにまで形
成されたｎチャネル電界効果トランジスタと、上記積層
体の表面から第１の半導体に達する深さにまで形成され
たｐチャネル電界効果トランジスタとを設け、上記ｎチ
ャネル電界効果トランジスタとｐチャネル電界効果トラ
ンジスタとを上記積層体の同一平面上に形成したもので
ある。

また製造方法において、積層体を構成する各半導体を順
次エピタキシャル成長し、ｎチャネル電界効果トランジ
スタを形成する領域の第４の半導体層を残したままｐチ
ャネル電界効果トランジスタを形成する領域の第４の半
導体層をエツチングにより除去し、ｎチャネル、ｐチャ
ネルの電界効果トランジスタを各々の領域に形成するよ
うにしたものである。

〔作用〕

本発明においては、アンドープ層、ｎ″領域設け、アン
ドープ層を絶縁層、ｎ″領域ソース、ドレイン電極から
チャネルまでの導通域とすることにより、ＭＩＳ型トラ
ンジスタを形成することができる。またアンドープ層は
ゲート電極と直接接する構造であるので、ｐチャネルＭ
ＩＳとｎチャネルＭＩＳに共通して使用することができ
る。

従って、同一平面上に、ｐチャネル、ｎチャネル両方の
トランジスタを形成することができる。このように、相
補型電界効果トランジスタのｎチャネルおよびｐチャネ
ルが同一平面上に形成されるため、本発明の相補型電界
効果トランジスタは集積化に適する。また相補型電界効
果トランジスタのｎチャネル電界効果トランジスタ、ｐ
チャネル電界効果トランジスタのしきい値が各々ゲート
電極の材質でほぼ定まるため、均一性・再現性を得る上
で有利である。

〔実施例〕

第１図は本発明の第１の実施例を示す断面図であって、
２１はＧａＡｓの半絶縁性基板、２２は第１の半導体層
としてのアンドープＧａＡｓ層、２３はポテンシャル障
壁を設けるためにアンドープＧａＡｓ層２２よりも電子
親和力を小さくアンドープＧａＡｓ層２２よりも電子親
和力とバンドギャップの和を大きくした第２の半導体層
としてのアンドープＡｌｚＧａｌ−ｘ　Ａｓ　（Ｑ＜ｘ
≦１）層、２４は第３の半導体層としてのアンドープＧ
ａＡｓ層、２５はｎチャネル電界効果トランジスタのゲ
ート電極を構成する第４の半導体層としてのｎ”Ｇｅ層
、２６は二次元電子層、２７．２８は各々ｎチャネル電
界効果トランジスタのソースｎ゛領域、ドレインｎ　６
　Ｎ域、２９．３０は各＆ｎチャネル電界効果トランジ
スタのソース電極、ドレイン電極、３工はＷＳｉ、層、
３２は二次元ホール層、３３．３４は各々ｐチャネル電
界効果トランジスタのソースル″領域、ドレインｐ″領
域、３５．３６は各々ｐチャネル電界効果トランジスタ
のソース電極、ドレイン電極である。第１図において積
層体は、アンドープＧａＡｓ層２２．アンドープＡＪ、
Ｇａｔ−，Ａｓ層２３およびアンドープＧａＡｓ層２４
から構成される。このようにアンドープＧａＡｓ層２２
とアンドープＡｌＸＧａ、□Ａｓ層２３との間において
、親和力の差および親和力とエネルギーギャップとの和
の差を持たせることにより、障壁高さを形成でき、ＭＩ
Ｓ型トランジスタを構成できる。

次にこのように構成された相補型電界効果トランジスタ
の動作について説明する。相補型電界効果トランジスタ
のｎチャネル電界効果トランジスタを動作させるために
は、ゲート電極であるｎｏＧｅ層２５にソース電極２９
に対して正のゲート電位を印加することによりアンドー
プＧａＡｓ層２２のアンドープＧａＡｓ層２２とアンド
ープＡｌｘＧａ１−ｘＡｓ　　（Ｑ＜ｘ≦１）層２３の
界面近傍のポテンシャル井戸中に誘起される二次元電子
層２６をｎチャネルとし、二次元電子層２６の電子濃度
をゲート電極２５に印加するゲート電位により制御する
ことによりｎチャネルを開閉してｎチャネル電界効果ト
ランジスタを動作させる。

次に相補型電界効果トランジスタのｐチャネル電界効果
トランジスタの動作について説明する。

ｐチャネル電界効果トランジスタを動作させるためには
、ゲート電極であるＷＳｉＸ層３１にソース電極３５に
対して負のゲート電位を印加することによりアンドープ
ＧａＡｓ層２２のアンドープＧａＡｓ層２２とアンドー
プＡｌｘＧａ１ＸＧａＩ−ＸＡＳ（０くｘ≦１）層２３
の界面近傍のポテンシャル井戸中に誘起させる二次元ホ
ールガス層３２をｐチャネルとし、二次元ホールガス層
３２のホール濃度をゲート電極３１に印加するゲート電
位により制御することによりｐチャネルを開閉してｐチ
ャネル電極トランジスタを動作させる。

以上述べたように、第１の実施例は、アンドープＡ　ｌ
　ｘＧ　ａ　１−ｗ　Ａ　ｓ　　（０＜　ｘ≦１）層２
３を用いることにより、ＭＩＳ型のｎチャネルとｐチャ
ネルを同一平面上に形成でき、また、二次元電子層２６
および二次元ホールガス層３２を同一平面上に形成しう
る。第５図に示す従来の相補型電界効果トランジスタに
おいては、ｎ型にドーピングされたＧａＡｓ層４および
ｐ型に高濃度にドーピングされたＡ　ｊ！　ｘＧ　ａ　
ｌ−Ｘ　Ａ　ｓ　（０＜　ｘ≦１）層３を用いているた
め、ｎチャネル１１とｐチャネル１２を同一平面上に形
成することができず集積化に適さないという問題があっ
たが、第１の実施例においては、第１図に示すように同
一平面上に形成でき、この問題を解決することができた
。

また第１の実施例においては、均一性・再現性の確保が
困難であったという従来の問題も解決できる。その理由
について次に説明する。

第１の実施例の相補型電界効果トランジスタにおいては
、ゲート電極としてｎ″″Ｇｅ２５を用い障壁層として
アンドープのＡ　ｌ　ｚＧ　ａ　Ｉ−Ｘ　Ａ　ｓ　　（
０＜ｘ≦１）層２３を用いているために、ｎチャネル電
界効果トランジスタのしきい値がＧｅの電子親和力とＧ
ａＡｓの電子親和力の差によってほぼ定まり、＋０．１
Ｖ程度となる。また、ゲート電極としてＷＳｉ、層３１
を用い障壁層としてアンドープのＡ　Ｉ　ＸＧ　ａ　Ｉ
−Ｘ　Ａ　ｓ　　（０＜　ｘ≦１）層２３を用いている
ために、ｐチャネル電界効果トランジスタのしきい値が
ＷＳｉＸとＧａＡｓのショットキバリヤの高さとＧａＡ
ｓのエネルギーギャップの差によってほぼ定まり、−０
，３Ｖ程度となる。これに対して第４図に示す従来の相
補型電界効果トランジスタにおいては、ｎチャネル、ｐ
チャネルのしきい値が、各々、ｎ型にドーピングされた
ＧａＡｓ層４．ｐ型に高濃度にドーピングされたＡｌ１
ｘＧａｌ−ｘ　Ａｓ　（０＜ｘ≦１）層３の薄膜パラメ
ータ（膜厚、不純物濃度）に敏感に依存し、均一性・再
現性の確保が困難であった。第１の実施例においては、
薄膜パラメータ依存性を殆んど無くすことができ、均一
性・再現性が確保できるようになった。

上記の説明では、第１図の２５をｎ″Ｇｅとして説明し
たが、第１図の２５をｎ”ＩｎｇＧａ＋−ｘＡｓとして
も同様の効果を期待できる。また、第１図の３１をＷＳ
ｉ、として説明したが、他の高融点金属またはそのシリ
サイド等としても同様の効果を期待できる。

第２図は本発明の第２の実施例である。この例では、第
１図のｎ″Ｇｅ層２５層上５ＷＳｉＸの層３７を重ねた
構造である。この構造では、ｎチャネル電界効果トラン
ジスタのゲート抵抗を第１図に示す例に比べて低減する
ことができる。第２図において第１図と同一部分又は相
当部分には同一符号が付しである。

上記第２の実施例の説明では、第２図の３７をＷＳｉＸ
層として説明したが、高融点金属または高融点金属のシ
リサイドであっても同様の効果が期待できる。

相補型電界効果トランジスタを用いて相補型回路を構成
する場合、ｎチャネルおよびｐチャネル電界効果トラン
ジスタのしきい値は、その絶対値が等しく、かつ、ｎチ
ャネルが＋、ｐチャネルが−になり共に小さい値になる
ことが低電力・高速化の面で有利である。このことは、
例えば、「高速１６ｋｂｉｔ　　Ｆｕｌｌ　　ＣＭＯ３
，Ｚ、タテツクＲＡＭＪ　　（浦谷宗宏他、電子通信学
会論文誌、Ｖｏ１．Ｊ６６−Ｃ，Ｎｏ、１２．Ｄｅｃ、
１９８３、ｐｐ、９１１−９１８）に記載されている。

表に本発明に係わる相補型電界効果トランジスタのしき
い値を予備実験により求めた結果を示す。

また本発明と同一の結晶を用い、ｎチャネル電界効果ト
ランジスタのゲート電極にＷＳｉＸを用いたもの又ｐチ
ャネル電界効果トランジスタのゲート電極にｎ”Ｇｅを
用いたものを同表に示す。

表　各種ゲート構造相補型電界効果トランジスタ■、■
で示すしきい値が本発明に係わる相補型電界効果トラン
ジスタのしきい値である。

表の結果より、本発明に係わる相補型電界効果トランジ
スタを用いて構成した相補型回路は、他のゲート構成に
より形成した相補型電界効果トランジスタを用いて構成
した相補型回路に比較し、低電力、高速化に有利である
。

次にゲート電極にＩ　ｎ　ＸＧ　ａ　、−、Ａ　Ｓを使
用したときのしきい値について説明する。１ｎＸＧａ＋
−８Ａｓの電子親和力Ｘ　（Ｉ　ｎ　ＸＧ　ａ　＋−，
Ａ　ｓ　）は近似的に次式で与えられる。

Ｘ　（Ｉ　ｎｘＧａ＋−ｘＡｓ）＝ｘ　（ＧａＡｓ）＋
０．４９ＸＸここで、Ｘ　（ＧａＡｓ）はＧａＡｓの電子親和力であ
る。よってＩ　ｎ　ＸＧ　ａ　、ＸＡ　ｓをゲート電極
の材料として使用したときのしきい値は、ｘ＝０．２の
ときほぼ０．１ボルト　ｘ＝０．４のときほぼ０．２ボ
ルトとなる。

なお、アンドープＧａＡｓ層２４は、この相補型電界効
果トランジスタに対する製造工程中の影響を防止するた
めの保護膜であり、必要なければ削除することもできる
。この場合、相補型電界効果トランジスタの性能は、む
しろ向上することが期待できる。

第２図に示す相補型電界効果トランジスタの製造方法の
一実施例を第３図を用いて説明する。まず、ＧａＡｓの
半絶縁性基板２１上に、アンドープＧａＡｓ層２２．ア
ンドープＡＡＸＧａ、−，Ａｓ　（０＜ｘ≦１）層２３
．アンドープＧａＡｓ層２４、ｎ″Ｇｅ層２５ａを順次
エピタキシャル成長する（第３図（ａ））。ここでアン
ドープＧａＡｓ層２２の厚さは、アンドープＧａＡｓ層
の表面近傍で良好な結晶性を確保しうる条件から定まり
、本実施例では５（１０　ｎｍとした。アンドープ／１
ＸＧａ＋−、Ａｓ　（０＜ｘ≦１）層２３の厚さは、相
互コンダクタンスの向上とゲート特性（ゲート耐圧等）
の劣化を考慮し、３０ｎｍとした。アンドープＧａＡｓ
層２４の厚さは、Ａｊｌ！ＸＧａＩ−ＸＡＳ層２３を有
効に保護しうるという条件下で薄いほうが有利であり、
５ｎｍとした。ｎ″Ｇｅ層２５ａの不純物濃度は、固溶
限界を越えない範囲で高いほうが有利であり、本実施例
ではＩ　Ｘ　１ｎ＋９ｃｍ−’とした。ｎ”Ｇｅ層２５
ａの膜厚は、Ｇｅ膜が空乏化することがないという条件
のもとで薄いほうがよく、本実施例では１１（１０ｎと
した。

次にｐチャネル電界効果トランジスタを形成する領域の
ＧｅをＣＦ４＋Ｏ！ドライエッチにより除去する（第３
図（ｂｌ）、この時、ＧｅとＧａＡｓのエッチレートが
十分大きい（約１（１０　倍）　ｆ、：、メ、アンドー
プＧａＡｓ層２４をほとんどエッチすることな（ｎ”Ｇ
ｅ層２５を除去することができる。

次にゲートの加工をリフトオフ法またはエツチング法に
より行う。リフトオフ法による場合には、ＷＳｉ、膜を
ｎチャネルのゲートパターン３７およびｎチャネルのゲ
ートパターン３１に加工する（第３図（Ｃ））。

この後、ＷＳｉｘのｎチャネルゲートパターン３７をマ
スクとしてｎ”Ｑｅ層２５ｂをＣＦ　４　＋　Ｏｚガス
によりドライエッチしｎチャネルのゲートを形成する（
第３図（ｅ））。

第３図（ｅ）のゲートはエツチング法によっても形成し
うる。この場合には、まず、ＷＳｉ、膜３１ａを全面に
堆積しく第３図（ｄ））、レジストパターンをマスクと
して、ＣＦ４＋Ｏ□ガスを用いたドライエッチにより、
第３図（ｅ）に示すゲートを形成する。

ゲートを形成した後、ｎチャネル電界効果トランジスタ
のソース、ドレインのｎ＋領領域Ｓｉをイオン注入しく
第３図（ｆ））、ラン・グアニール法によりＳｉを活性
化する。

次に、ｎチャネル電界効果トランジスタのソース、ドレ
インのｐ１領域にＢｅをイオン注入しく第３図（幻）、
ランプアニール法によりＢｅを活性化する。

次に、ｎチャネル電界効果トランジスタのソース電極、
ドレイン電極を形成し、その後、ｎチャネル電界効果ト
ランジスタのソース電極、ドレイン電極を形成する（第
３図（ｈ））。

次に第１図に示す相補型電界効果トランジスタの製造方
法の一実施例について第４図を用いて説明する。第４図
において第３図と同一部分又は相当部分には同一符号が
付しである。

まず積層体の製造方法は、第２図に示した実施例の積層
体の製造方法と同一である（第４図（ａ））。

次にｎチャネル電界効果トランジスタを形成する領域の
ＧｅをＣＦ　４　＋　Ｏｔドライエッチにより除去する
（第４図山））。

次にリフトオフ法により、ｎチャネル電界効果トランジ
スタを形成する領域にＷＳｉ膜３１ｂを堆積する（第４
図（Ｃ））。

続いて、ＣＦ、ガスを用いたドライエッチ法により、ま
ずｎチャネル電界効果トランジスタのゲート電極３１の
みを加工しく第４図（ｄ））　、次にＣＦ４ガスを用い
たドライエッチ法により、ｎチャネル電界効果トランジ
スタのゲート電極２５を加工する（第４図（ｅ））。

ゲート電極２５．３１を形成した後の製造工程（第４図
（ｆｌ〜（ｈ））は、先に第２図に示した実施例の製造
工程（第３図（ｆ）〜（ｈ））と全く同一である。

なお、アンドープＧａＡｓ層２４の無い場合の製造方法
は、積層体の形成時においてアンドープＧａＡｓ層２４
の製造工程を削除すればよい。

以上に述べた製造方法の実施例は、あくまで−例であり
、本発明に係わる相補型電界効果トランジスタの製造方
法がこれのみに限定されるものでないことは勿論である
。

〔発明の効果〕

以上説明したように本発明は、半絶縁性基板と、この半
絶縁性基板上に形成され第１〜第３の半導体層から成る
積層体と、この積層体の表面から第１の半導体層に達す
る深さにまで形成されたｎチャネル電界効果トランジス
タと、上記積層体の表面から第１の半導体層に達する深
さにまで形成されたｎチャネル電界効果トランジスタと
を設け、上記ｎチャネル電界効果トランジスタとｎチャ
ネル電界効果トランジスタとを上記積層体の同一平面上
に形成したことにより、また、製造方法において、第１
の半導体、第２の半導体、第３の半導体、第４の半導体
を順次エピタキシャル成長し、ｎチャネル電界効果トラ
ンジスタを形成する領域の第４の半導体層を残したまま
ｎチャネル電界効果トランジスタを形成する領域の第４
の半導体層をエツチングにより除去し、ｎチャネル、ｎ
チャネルの電界効果トランジスタを各々の領域に形成す
ることにより、アンドープ層をｐチャネルＭＩＳとｎチ
ャネルＭＩＳに共通して使用することができ、ｎチャネ
ル、　　ｎチャネルの電界効果トランジスタを同一平面
上に形成でき、また、ｎチャネル、ｐチャネルの電界効
果トランジスタのしきい値の均一性・再現性に優れ、さ
らに、ｎチャネルとｐチャネルの電界効果トランジスタ
のしきい値の絶対値をほぼ等しくでき、相補型回路の集
積回路への応用に適するという効果がある。

また別発明として、半絶縁性基板と、この半絶縁性基板
上に形成され第１．第２の半導体層から成る積層体と、
この積層体の表面から第１の半導体層に達する深さにま
で形成されたｎチャネル電界効果トランジスタと、上記
積層体の表面から第１の半導体層に達する深さにまで形
成されたｐチャネル電界効果トランジスタとを設け、上
記ｎチャネル電界効果トランジスタとｐチャネル電界効
果トランジスタとを上記積層体の同一平面上に形成した
ことにより、また、製造方法において、第１の半導体、
第２の半導体、第４の半導体の半導体を順次エピタキシ
ャル成長し、ｎチャネル電界効果トランジスタを形成す
る領域の第４の半導体層を残したままｐチャネル電界効
果トランジスタを形成する領域の第４の半導体層をエツ
チングにより除去し、ｎチャネル、ｐチャネルの電界効
果トランジスタを各々の領域に形成することにより、さ
らに応答スピードの向上が可能となる効果がある。

【図面の簡単な説明】

第１図は本発明に係わる相補型電界効果トランジスタの
第１の実施例を示す断面図、第２図はその第２の実施例
を示す断面図、第３図は第２の実施例についての製造方
法を説明するための断面図、第４図は第１の実施例につ
いての製造方法を説明するための断面図、第５図は従来
の相補型電界効果トランジスタを示す断面図である。２１・・・・半絶縁性基板、２２・・・・アンドープＧ
ａＡｓ層、２３・−・・アンドープＡｌ。

Claims

【特許請求の範囲】

（１）半絶縁性基板と、第１の半導体から成るアンドー
プの第１の半導体層と、第１の半導体よりも電子親和力
が小さく第１の半導体よりも電子親和力とバンドギャッ
プの和が大きな第２の半導体から成るアンドープの第２
の半導体層と、第３の半導体から成るアンドープの第３
の半導体層とが順次前記半絶縁性基板上に形成された積
層体と、第１の半導体よりも電子親和力が大きな第４の
半導体から成りｎ型に高濃度にドーピングされ前記積層
体上にストライプ形状に加工された第４の半導体層をゲ
ート電極とし、前記第４の半導体層をはさむ両位置に前
記積層体の表面から第１の半導体層に達する深さにまで
形成されたｎ＾＋領域をソースおよびドレインのｎ＾＋
領域とするｎチャネル電界効果トランジスタと、前記積
層体上に堆積されストライプ形状に加工された高融点金
属シリサイド層をゲート電極とし、この高融点金属シリ
サイド層をはさむ両位置に前記積層体の表面から第１の
半導体に達する深さにまで形成されたｐ＾＋領域をソー
スおよびドレインのｐ＾＋領域とするｐチャネル電界効
果トランジスタとを備え、前記ｎチャネル電界効果トラ
ンジスタとｐチャネル電界効果トランジスタとが前記積
層体の同一平面上に形成されたことを特徴とする相補型
電界効果トランジスタ。
（２）半絶縁性基板は半絶縁性ＧａＡｓ基板、第１の半
導体はＧａＡｓ、第２の半導体はＡｌ＿ｘＧａ＿１＿−
＿ｘＡｓ（０＜ｘ≦１）、第３の半導体はＧａＡｓ、第
４の半導体はＧｅであることを特徴とする特許請求の範
囲第１項記載の相補型電界効果トランジスタ。
（３）半絶縁性基板は半絶縁性ＧａＡｓ基板、第１の半
導体はＧａＡｓ、第２の半導体はＡｌ＿ｘＧａ＿１＿−
＿ｘＡｓ（０＜ｘ≦１）、第３の半導体はＧａＡｓ、第
４の半導体はＩｎ＿ｘＧａ＿１＿−＿ｘＡｓ（０＜ｘ≦
１）であることを特徴とする特許請求の範囲第１項記載
の相補型電界効果トランジスタ。
（４）第４の半導体層は、その上に高融点金属シリサイ
ド層が堆積されたことを特徴とする特許請求の範囲第１
項、第２項又は第３項記載の相補型電界効果トランジス
タ。
（５）第４の半導体層は、その上に高融点金属層が堆積
されたことを特徴とする特許請求の範囲第１項、第２項
又は第３項記載の相補型電界効果トランジスタ。
（６）半絶縁性基板と、第１の半導体から成るアンドー
プの第１の半導体層と、第１の半導体よりも電子親和力
が小さく第１の半導体よりも電子親和力とバンドギャッ
プの和が大きな第２の半導体から成るアンドープの第２
の半導体層とが順次前記半絶縁性基板上に形成された積
層体と、第１の半導体よりも電子親和力が大きな第４の
半導体から成りｎ型に高濃度にドーピングされ前記積層
体上にストライプ形状に加工された第４の半導体層をゲ
ート電極とし、前記第４の半導体層をはさむ両位置に前
記積層体の表面から第１の半導体層に達する深さにまで
形成されたｎ＾＋領域をソースおよびドレインのｎ＾＋
領域とするｎチャネル電界効果トランジスタと、前記積
層体上に堆積されストライプ形状に加工された高融点金
属シリサイド層をゲート電極とし、この高融点金属シリ
サイド層をはさむ両位置に前記積層体の表面から第１の
半導体に達する深さにまで形成されたｐ＾＋領域をソー
スおよびドレインのｐ＾＋領域とするｐチャネル電界効
果トランジスタとを備え、前記ｎチャネル電界効果トラ
ンジスタとｐチャネル電界効果トランジスタとが前記積
層体の同一平面上に形成されたことを特徴とする相補型
電界効果トランジスタ。
（７）半絶縁性基板は半絶縁性ＧａＡｓ基板、第１の半
導体はＧａＡｓ、第２の半導体はＡｌ＿ｘＧａ＿１＿−
＿ｘＡｓ（０＜ｘ≦１）、第４の半導体はＧｅであるこ
とを特徴とする特許請求の範囲第６項記載の相補型電界
効果トランジスタ。
（８）半絶縁性基板は半絶縁性ＧａＡｓ基板、第１の半
導体はＧａＡｓ、第２の半導体はＡｌ＿ｘＧａ＿１＿−
＿ｘＡｓ（０＜ｘ≦１）、第４の半導体はＩｎ＿ｘＧａ
＿１＿−＿ｘＡｓ（０＜ｘ≦１）であることを特徴とす
る特許請求の範囲第６項記載の相補型電界効果トランジ
スタ。
（９）第４の半導体層は、その上に高融点金属シリサイ
ド層が堆積されたことを特徴とする特許請求の範囲第６
項、第７項又は第８項記載の相補型電界効果トランジス
タ。
（１０）第４の半導体層は、その上に高融点金属層が堆
積されたことを特徴とする特許請求の範囲第６項、第７
項又は第８項記載の相補型電界効果トランジスタ。
（１１）第１の半導体から成るアンドープの第１の半導
体層、第１の半導体よりも電子親和力が小さく第１の半
導体よりも電子親和力とバンドギャップの和が大きな第
２の半導体から成るアンドープの第２の半導体層、第３
の半導体から成るアンドープの第３の半導体層、第１の
半導体よりも電子親和力が大きな第４の半導体を順次エ
ピタキシャル成長し、ｎチャネル電界効果トランジスタ
を形成する領域の第４の半導体層を残したままｐチャネ
ル電界効果トランジスタを形成する領域の第４の半導体
層をエッチングにより除去し、ｎチャネル、ｐチャネル
の電界効果トランジスタを各々の領域に形成することを
特徴とする相補型電界効果トランジスタの製造方法。
（１２）半絶縁性基板は半絶縁性ＧａＡｓ基板、第１の
半導体はＧａＡｓ、第２の半導体はＡｌ＿ｘＧａ＿１＿
−＿ｘＡｓ（０＜ｘ≦１）、第３の半導体はＧａＡｓ、
第４の半導体はＧｅであることを特徴とする特許請求の
範囲第１１項記載の相補型電界効果トランジスタの製造
方法。
（１３）半絶縁性基板は半絶縁性ＧａＡｓ基板、第１の
半導体はＧａＡｓ、第２の半導体はＡｌ＿ｘＧａ＿１＿
−＿ｘＡｓ（０＜ｘ≦１）、第３の半導体はＧａＡｓ、
第４の半導体はＩｎ＿ｘＧａ＿１＿−＿ｘＡｓ（０＜ｘ
≦１）であることを特徴とする特許請求の範囲第１２項
記載の相補型電界効果トランジスタの製造方法。
（１４）第４の半導体層は、その上に高融点金属シリサ
イド層が堆積されることを特徴とする特許請求の範囲第
１１項、第１２項又は第１３項記載の相補型電界効果ト
ランジスタの製造方法。
（１５）第４の半導体層は、その上に高融点金属層が堆
積されることを特徴とする特許請求の範囲第１１項、第
１２項又は第１３項記載の相補型電界効果トランジスタ
の製造方法。
（１６）第１の半導体から成るアンドープの第１の半導
体層、第１の半導体よりも電子親和力が小さく第１の半
導体よりも電子親和力とバンドギャップの和が大きな第
２の半導体から成るアンドープの第２の半導体層、第１
の半導体よりも電子親和力が大きな第４の半導体を順次
エピタキシャル成長し、ｎチャネル電界効果トランジス
タを形成する領域の第４の半導体層を残したままｐチャ
ネル電界効果トランジスタを形成する領域の第４の半導
体層をエッチングにより除去し、ｎチャネル、ｐチャネ
ルの電界効果トランジスタを各々の領域に形成すること
を特徴とする相補型電界効果トランジスタの製造方法。
（１７）半絶縁性基板は半絶縁性ＧａＡｓ基板、第１の
半導体はＧａＡｓ、第２の半導体はＡｌ＿ｘＧａ＿１＿
−＿ｘＡｓ（０＜ｘ≦１）、第４の半導体はＧｅである
ことを特徴とする特許請求の範囲第１６項記載の相補型
電界効果トランジスタの製造方法。
（１８）半絶縁性基板は半絶縁性ＧａＡｓ基板、第１の
半導体はＧａＡｓ、第２の半導体はＡｌ＿ｘＧａ＿１＿
−＿ｘＡｓ（０＜ｘ≦１）、第４の半導体はＩｎ＿ｘＧ
ａ＿１＿−＿ｘＡｓ（０＜ｘ≦１）であることを特徴と
する特許請求の範囲第１６項記載の相補型電界効果トラ
ンジスタの製造方法。
（１９）第４の半導体層は、その上に高融点金属シリサ
イド層が堆積されることを特徴とする特許請求の範囲第
１６項、第１７項又は第１８項記載の相補型電界効果ト
ランジスタの製造方法。
（２０）第４の半導体層は、その上に高融点金属層が堆
積されることを特徴とする特許請求の範囲第１６項、第
１７項又は第１８項記載の相補型電界効果トランジスタ
の製造方法。