JPH10321644A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】ゲート層とソース層およびドレイン層間の距離
を一定に保ち、マスク枚数を減らして製造コストを削減
できる半導体装置の製造方法を提供する。 【解決手段】半導体基板１０上にマスク層２１、２２を
形成し、ゲート層、ソース・ドレイン層の形成のための
不純物導入用開口部を設け、第１レジスト膜Ｒ３を形成
してゲート層を形成するための不純物導入用開口部を保
護し、ソース・ドレイン層を形成するための不純物導入
用開口部に第１導電型の不純物を導入してソース層１
２、およびドレイン層１３を形成し、第１レジスト膜形
成用の露光マスクと、第１レジスト膜用のレジスト材の
光反応特性と反転する光反応特性を有するレジスト材と
を用いて、第２レジスト膜Ｒ４を形成してソース・ドレ
イン層を形成するための不純物導入用開口部を保護し、
ゲート層を形成するための不純物導入用開口部に第２導
電型の不純物を導入してゲート層１４を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に接合型電界効果トランジスタを有する半
導体装置の製造方法に関する。

【０００２】

【従来の技術】電界効果トランジスタ（ＦＥＴ；Field
Effect Transistor ）は電圧駆動型の半導体装置であ
り、バイポーラ系のトランジスタの電流駆動型の半導体
装置とは異なり、真空管に似た特性を持つ小型能動素子
であり、近年の半導体装置においては重要な役割を果た
している。

【０００３】上記の電界効果トランジスタは、大きく分
けて、金属−酸化物−半導体積層型電界効果トランジス
タ（ＭＯＳＦＥＴ；Metal-Oxide-Semiconductor FET ）
と、接合型電界効果トランジスタ（Ｊ−ＦＥＴ；Juncti
on - FET）に分類される。

【０００４】上記のうち、Ｊ−ＦＥＴはＭＭＩＣなどの
高周波ＩＣに広く利用されている半導体装置であり、こ
のため、Ｊ−ＦＥＴの高周波特性を一定にして生産する
ことは大変重要である。

【０００５】図１１は、従来方法により製造した、接合
型電界効果トランジスタを有する半導体装置の断面図で
ある。図示しないホウ素注入層などの素子分離で区切ら
れた領域の半絶縁性ＧａＡｓ半導体基板１０中に、ｎ型
のチャネル形成領域１１があり、その両端部にｎ⁺ 型の
ソース層１２、ドレイン層１３が形成されている。チャ
ネル形成領域１１の中央部に、ｐ⁺ 型のゲート層１４が
形成されており、これにより接合型電界効果トランジス
タ（Ｊ−ＦＥＴ）が形成されている。図１１中、Ｌ_g は
ゲート長、Ｌ_gsはゲート層とソース層の間の距離、Ｌ_gd
はゲート層とドレイン層の間の距離である。

【０００６】半導体基板１０上には第２絶縁膜２８、サ
イドウォール絶縁膜２９ａがそれぞれ形成されており、
ゲート層１４、ソース層１２、およびドレイン層１３に
到達する開口部が設けられており、金属電極３３が形成
されている。

【０００７】上記の接合型電界効果トランジスタを有す
る半導体装置について、従来方法による製造方法を図面
を参照して以下に説明する。まず、図１２（ａ）に示す
ように、半絶縁性ＧａＡｓ半導体基板１０にＣＶＤ法に
より窒化シリコンを堆積させて、第１絶縁膜２７を形成
する。

【０００８】次に、図１２（ｂ）に示すように、レジス
ト膜Ｒ８をパターニングしてマスクとしてパターン開口
部にシリコンイオンなどのドーパントイオンＤ７を注入
し、半導体基板１０中にｎ⁺ 型のソース層１２およびド
レイン層１３を形成する。

【０００９】次に、図１２（ｃ）に示すように、レジス
ト膜Ｒ８を除去した後、新たにレジスト膜Ｒ９を形成
し、パターニングしてマスクとしてパターン開口部にシ
リコンイオンおよびマグネシウムイオンなどのドーパン
トイオンＤ８を注入し、半導体基板中にｎ型のチャネル
形成領域１１を形成する。

【００１０】次に、図１３（ｄ）に示すように、レジス
ト膜Ｒ９を除去し、ＲＩＥ（反応性イオンエッチング）
などのエッチングなどにより第１絶縁膜２７を除去す
る。しかる後に、アニール処理を施し、注入したイオン
を活性化する。

【００１１】次に、図１３（ｅ）に示すように、基板１
０上に例えばＣＶＤ法により窒化シリコンを堆積させて
第２絶縁膜２８を形成し、その上層にレジスト膜Ｒ１０
を形成し、ゲート層の形成領域を開口するようにパター
ニングする。

【００１２】次に、図１３（ｆ）に示すように、レジス
ト膜Ｒ１０をマスクにしてＲＩＥなどのドライエッチン
グを施し、ゲート層の形成領域に、第２絶縁膜２８を貫
通して半導体基板１０表面を露出させる開口部を形成す
る。

【００１３】次に、図１４（ｇ）に示すように、レジス
ト膜Ｒ１０を除去し、例えばＣＶＤ法により窒化シリコ
ンを堆積させて第３絶縁膜２９を形成する。

【００１４】次に、図１４（ｈ）に示すように、ＲＩＥ
などのドライエッチングを施し、ゲート層の上層部分の
第３絶縁膜２９を除去し、半導体基板１０を露出させ
る。このとき、第２絶縁膜２８のゲート層の形成領域の
開口部にサイドウォール絶縁膜２９ａが残り、ゲート層
を形成するためのドーパント導入の開口部を狭めること
ができる。

【００１５】次に、図１４（ｉ）に示すように、ゲート
層を形成するためのドーパント導入の開口部からＺｎな
どのｐ型のドーパントＤ９を拡散し、ｐ⁺ 型のゲート層
１４を形成する。

【００１６】次に、レジスト膜を成膜し、パターニング
してＲＩＥなどのエッチングを施し、第２絶縁膜２８に
対してソース層１２およびドレイン層１３の表面を露出
させる開口部を形成し、レジスト膜を除去した後にゲー
ト層１４、ソース層１２、およびドレイン層１３に接続
する金属電極３３を形成し、図１１に示す半導体装置に
至る。

【００１７】

【発明が解決しようとする課題】しかしながら、上記の
従来方法による接合型電界効果トランジスタを有する半
導体装置の製造方法によると、ゲート層１４と、ソース
層１２およびドレイン層１３は別々のマスクを用いて形
成している。このため、フォトレジスト工程におけるマ
スク合わせずれによって、ゲート層１４とソース層１２
の間の距離（Ｌ_gs）およびゲート層１４とドレイン層１
３の間の距離（Ｌ_gd）が設計寸法よりも短くなってしま
うことがある。例えば、Ｌ_gs＝Ｌ_gdとして設計していて
も、マスク合わせのずれのためにＬ_gs＞Ｌ_gdあるいはＬ
_gs＜Ｌ_gdとなってしまう。この結果、ゲート層１４と、
ソース層１２およびドレイン層１３の間の耐圧特性が設
計していた値からずれてしまい、所定の特性を得ること
ができずに大きく劣化してしまうという問題がある。

【００１８】現在のステッパーなどの露光装置において
は、ある程度のパターン合わせずれの発生はやむを得な
い状況である。もし、ゲート層と、ソース層およびドレ
イン層の間の距離を広げ、合わせずれに対するマージン
をとると、Ｊ−ＦＥＴにおけるソース−ドレイン間の抵
抗値（Ｒon）が高くなってしまい、所定の高周波特性が
得られないという問題が生じる。

【００１９】上記の問題を解決するために、ゲート層
と、ソース層およびドレイン層を形成するためのマスク
を１枚のマスクに形成し、マスク合わせずれの影響を小
さくする技術が特開昭５６−１６７３２２号公報に開示
されている。しかしながら、この方法によると、ゲート
層、ソース層およびドレイン層を形成するためのマスク
枚数が多くなってしまい、製造コスト上問題があった。

【００２０】本発明は上記の問題に鑑みてなされたもの
であり、従って、本発明の目的は、ゲート層とソース層
間の距離およびゲート層とドレイン層間の距離がほぼ一
定に保たれており、耐圧特性のばらつきが小さくて大き
く劣化することはなく、さらにマスク枚数を減らすこと
ができ、製造コストを削減することができる接合型電界
効果トランジスタを有する半導体装置の製造方法を提供
することである。

【００２１】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、第１導電型のチ
ャネル形成領域を有する半導体基板上にマスク層を形成
する工程と、前記マスク層にゲート層、ソース層、およ
びドレイン層の形成のための不純物導入用の開口部を設
ける工程と、前記ゲート層を形成するための不純物導入
用の開口部を保護する第１レジスト膜を形成する工程
と、前記ソース層およびドレイン層を形成するための不
純物導入用の開口部に前記第１導電型の不純物を導入し
てソース層およびドレイン層を形成する工程と、前記第
１レジスト膜形成用の露光マスクと、前記第１レジスト
膜用のレジスト材の光反応特性と反転する光反応特性を
有するレジスト材とを用いて、前記ソース層およびドレ
イン層を形成するための不純物導入用の開口部を保護す
る第２レジスト膜を形成する工程と、前記ゲート層を形
成するための不純物導入用の開口部に第２導電型の不純
物を導入してゲート層を形成する工程とを有する。

【００２２】上記の本発明の半導体装置の製造方法は、
半導体基板上にマスク層を形成した後、ゲート層、ソー
ス層、およびドレイン層の形成のための不純物導入用の
開口部を設ける。次に、第１レジスト膜を形成してゲー
ト層を形成するための不純物導入用の開口部を保護し、
ソース層およびドレイン層を形成するための不純物導入
用の開口部に第１導電型の不純物を導入してソース層お
よびドレイン層を形成する。ここで、不純物の導入と
は、拡散およびイオン注入などを用いることができる。
次に、第１レジスト膜形成用の露光マスクと、第１レジ
スト膜用のレジスト材の光反応特性と反転する光反応特
性を有するレジスト材とを用いて、第２レジスト膜を形
成して、ソース層およびドレイン層を形成するための不
純物導入用の開口部を保護し、ゲート層を形成するため
の不純物導入用の開口部に第２導電型の不純物を導入し
てゲート層を形成する。

【００２３】上記の本発明の半導体装置の製造方法にお
いては、ゲート層、ソース層、およびドレイン層の形成
のための不純物導入用の開口部を同時に形成することに
より、マスク合わせずれの影響を無くし、ゲート層とソ
ース層間の距離およびゲート層とドレイン層間の距離を
ほぼ一定に保つことができる。また、ゲート層を形成す
るための不純物導入用の開口部を保護する第１レジスト
膜と、ソース層およびドレイン層を形成するための不純
物導入用の開口部を保護する第２レジスト膜は、同じ露
光マスクを用いて、レジスト材の光反応特性と反転させ
ることで形成することができる。これにより、マスク枚
数を減らすことができ、製造コストを削減することがで
きる。

【００２４】上記の本発明の半導体装置の製造方法は、
好適には、前記マスク層にゲート層、ソース層、および
ドレイン層の形成のための不純物導入用の開口部を設け
る工程が、前記半導体基板を露出させないように開口部
を設ける工程であり、前記第１レジスト膜の形成工程の
後、前記第１導電型不純物の導入による前記ソース層お
よびドレイン層の形成工程の前に、前記ソース層および
ドレイン層の形成のための不純物導入用の開口部におい
て前記半導体基板を露出させる工程を有し、前記第２レ
ジスト膜の形成工程の後、前記第２導電型不純物の導入
による前記ゲート層の形成工程の前に、前記ゲート層の
形成のための不純物導入用の開口部において前記半導体
基板を露出させる工程を有する。これにより、ゲート層
の形成領域と、ソース層およびドレイン層の形成領域に
おいて、順番に半導体基板を露出させることが可能とな
り、各導電型の不純物を導入させることによりゲート層
と、ソース層およびドレイン層を形成することができ
る。

【００２５】上記の本発明の半導体装置の製造方法は、
好適には、前記マスク層を形成する工程が、第１マスク
層と第２マスク層の積層体を形成する工程であり、前記
マスク層にゲート層、ソース層、およびドレイン層の形
成のための不純物導入用の前記半導体基板を露出しない
開口部を設ける工程が、前記第２マスク層を貫通し、前
記第１マスク層の表面を露出させる開口部を形成する工
程である。これにより、マスク層に対して、半導体基板
を露出させない開口部を設けることが容易となる。

【００２６】上記の本発明の半導体装置の製造方法は、
好適には、前記マスク層の形成工程の前に、前記半導体
基板に前記第１導電型の不純物を導入してチャネル形成
領域を形成する工程を有する。これにより、チャネル形
成領域を形成することができる。

【００２７】また、上記の目的を達成するため、本発明
の半導体装置の製造方法は、半導体基板に第１導電型の
ソース層およびドレイン層を形成する工程と、前記ソー
ス層およびドレイン層の上層にマスク層を形成する工程
と、前記マスク層をマスクとして前記半導体基板をエッ
チングすることにより、前記ソース層およびドレイン層
を前記半導体基板に対して凸の形状に形成する工程と、
前記半導体基板に対して凸の形状となった前記ソース層
およびドレイン層の側壁にサイドウォールマスク層を形
成する工程と、前記ソース層およびドレイン層の間の前
記サイドウォールマスク層をマスクとして第２の導電型
不純物を導入し、自己整合的にゲート層を形成する工程
とを有する。

【００２８】上記の本発明の半導体装置の製造方法は、
半導体基板に対してソース層およびドレイン層を形成し
た後、ソース層およびドレイン層の上層にマスク層を形
成する。次に、マスク層をマスクとして半導体基板をエ
ッチングし、ソース層およびドレイン層を半導体基板に
対して凸の形状に形成する。次に、半導体基板に対して
凸となったソース層およびドレイン層の側壁部に、サイ
ドウォールマスク層を形成する。次に、サイドウォール
マスク層をマスクとして導電型不純物を導入し、自己整
合的にゲート層を形成する。

【００２９】上記の本発明の半導体装置の製造方法にお
いては、ゲート層の形成される位置はソース層とドレイ
ン層の形成された位置に対して自己整合的に形成される
こととなり、ゲート層とソース層間の距離およびゲート
層とドレイン層間の距離をほぼ一定に保つことができ
る。また、ソース層およびドレイン層を形成することに
よりゲート層が自己整合的に形成されることから、ゲー
ト層を形成するドーパント導入のための開口部を形成す
るレジスト膜が必要でなくなり、マスク枚数を減らすこ
とができ、製造コストを削減することができる。

【００３０】上記の本発明の半導体装置の製造方法は、
好適には、前記ソース層およびドレイン層を形成する工
程が、レジスト膜をマスクとした前記第１導電型の不純
物の導入によりソース層およびドレイン層を形成する工
程であり、前記マスク層の形成工程が、前記レジスト膜
の上方からスパッタリング法によりマスク材を堆積させ
る工程であり、前記マスク層の形成工程の後に、前記レ
ジスト膜を除去すると同時に前記レジスト膜の上層に堆
積された前記マスク層をリフトオフにより除去する工程
を有する。これにより、ソース層およびドレイン層の上
層にのみ、マスク層を形成することができ、ソース層お
よびドレイン層以外の領域の半導体基板は露出した状態
とすることができる。

【００３１】上記の本発明の半導体装置の製造方法は、
好適には、前記ソース層およびドレイン層を前記半導体
基板に対して凸の形状に形成する工程の後、前記サイド
ウォールマスク層の形成工程の前に、前記第１導電型の
チャネル形成領域を形成する工程を有するか、あるい
は、前記ソース層およびドレイン層の形成工程の前に、
前記第１導電型のチャネル形成領域を形成する工程を有
する。これにより、チャネル形成領域を形成することが
できる。

【００３２】

【発明の実施の形態】以下に、本発明の半導体装置の実
施の形態について、図面を参照して説明する。

【００３３】第１実施形態 図１は、本実施形態の半導体装置の断面図である。図示
しないホウ素イオン注入層などの素子分離で区切られた
領域の半絶縁性ＧａＡｓ半導体基板１０中に、ｎ型のチ
ャネル形成領域１１があり、その両端部にｎ⁺ 型のソー
ス層１２、ドレイン層１３が形成されている。チャネル
形成領域１１の中央部に、ｐ⁺ 型のゲート層１４が形成
されており、これにより接合型電界効果トランジスタ
（Ｊ−ＦＥＴ）が形成されている。

【００３４】半導体基板１０上には第２絶縁膜２１、第
３絶縁膜２２、および第４絶縁膜２３がそれぞれ形成さ
れており、ゲート層１４、ソース層１２、およびドレイ
ン層１３に到達する開口部が設けられており、金属電極
３０が形成されている。

【００３５】かかる構造の半導体装置は、ゲート層１４
とソース層１２間の距離およびゲート層１４とドレイン
層１３間の距離がほぼ一定に保たれており、耐圧特性の
ばらつきが小さく、大きく劣化することはない、接合型
電界効果トランジスタを有する半導体装置である。

【００３６】次に、上記の本実施形態の半導体装置の製
造方法について説明する。まず、図２（ａ）に示すよう
に、半絶縁性ＧａＡｓ半導体基板１０に例えばＣＶＤ法
により窒化シリコンを堆積させて、第１絶縁膜２０を形
成する。

【００３７】次に、図２（ｂ）に示すように、レジスト
膜Ｒ１をパターニングしてマスクとしてパターン開口部
にシリコンイオンおよびマグネシウムイオンなどのドー
パントイオンＤ１を注入し、半導体基板中にｎ型のチャ
ネル形成領域１１を形成する。

【００３８】次に、図２（ｃ）に示すように、レジスト
膜Ｒ１を除去した後、ＲＩＥ（反応性イオンエッチン
グ）などのエッチングなどにより第１絶縁膜２０を除去
する。しかる後に、アニール処理を施し、チャネル形成
領域１１に注入したイオンを活性化する。

【００３９】次に、図３（ｄ）に示すように、基板１０
上に例えばＣＶＤ法により酸化シリコンを２０〜３０ｎ
ｍの膜厚で堆積させて第２絶縁膜２１を形成し、その上
層に例えばＣＶＤ法により窒化シリコンを堆積させて第
３絶縁膜２２を形成する。第３絶縁膜２２の上層にレジ
スト膜Ｒ２を形成し、ゲート層、ソース層、およびドレ
イン層の形成領域を開口するようにパターニングする。

【００４０】次に、図３（ｅ）に示すように、レジスト
膜Ｒ２をマスクにしてＲＩＥなどのドライエッチングを
施し、ゲート層、ソース層、およびドレイン層の形成領
域に、第３絶縁膜２２を貫通して第２絶縁膜２１の表面
を露出させる開口部を形成する。

【００４１】次に、図３（ｆ）に示すように、レジスト
膜Ｒ２を除去し、新たにレジスト膜Ｒ３を形成し、ゲー
ト層の形成領域の開口部を保護してソース層およびドレ
イン層の形成領域を露出するようにパターニングする。

【００４２】次に、図４（ｇ）に示すように、例えばＳ
Ｏ−１（１８バッファードフッ酸／フッ酸とフッ化アン
モニウムの混合液）などのフッ酸系のウェットエッチン
グによりレジスト膜Ｒ３で露出させたソース層およびド
レイン層の形成領域の上層部分の第２絶縁膜２１を選択
的に除去し、半導体基板１０を露出させる。

【００４３】次に、図４（ｈ）に示すように、レジスト
膜Ｒ３を除去した後、ソース層およびドレイン層の形成
領域の開口部からＳｅなどのｎ型のドーパントＤ２を拡
散し、ｎ⁺ 型のソース層１２およびドレイン層１３を形
成する。

【００４４】次に、図４（ｉ）に示すように、例えばＣ
ＶＤ法により窒化シリコンを２０〜３０ｎｍの膜厚で堆
積させて第４絶縁膜２３を形成し、その上層にレジスト
膜Ｒ４を形成してソース層およびドレイン層の形成領域
の開口部を保護してゲート層の形成領域を露出するよう
にパターニングする。このとき、レジスト膜Ｒ４をパタ
ーニングする露光マスクとしては、レジスト膜Ｒ３を形
成したものを使用する。但し、レジスト材としては、ネ
ガ型とポジ型を反対にして、光反応特性を反転したもの
を使用する必要がある。

【００４５】次に、図５（ｊ）に示すように、ＲＩＥな
どのドライエッチングを施し、ゲート層の上層部分の第
２絶縁膜２１および第４絶縁膜２３を除去し、半導体基
板１０を露出させる。このとき、第３絶縁膜２２のゲー
ト層の形成領域の開口部にサイドウォール絶縁膜２３ａ
が残り、ゲート層を形成するためのドーパント導入の開
口部を狭めることができる。

【００４６】次に、図５（ｋ）に示すように、レジスト
膜Ｒ４を除去した後、Ｚｎなどのｐ型のドーパントＤ３
を拡散し、ｐ⁺ 型のゲート層１４を形成する。

【００４７】次に、レジスト膜を成膜し、パターニング
してＲＩＥなどのエッチングを施し、第４絶縁膜２３に
対してソース層１２およびドレイン層１３の表面を露出
させる開口部を形成し、レジスト膜を除去した後にゲー
ト層１４、ソース層１２、およびドレイン層１３に接続
する金属電極３０を形成し、図１に示す半導体装置に至
る。

【００４８】上記の半導体装置の製造方法によれば、ゲ
ート層１４、ソース層１２、およびドレイン層１３を形
成するドーパント導入のための開口部を１枚のマスクに
より同時に形成していることから、ゲート層１４とソー
ス層１２間の距離およびゲート層１４とドレイン層１３
間の距離がほぼ一定に保たれており、耐圧特性のばらつ
きが小さく、大きく劣化することはない、接合型電界効
果トランジスタを有する半導体装置を製造することがで
きる。また、ソース層１２およびドレイン層１３を形成
するドーパント導入のための開口部を形成するレジスト
膜と、ゲート層１４を形成するドーパント導入のための
開口部を形成するレジスト膜を同じマスクを用いて形成
しているので、マスク枚数を減らすことによりコストを
削減することができる。

【００４９】また、本実施形態の半導体装置は、ドーパ
ントの導入によるゲート層の形成をする代わりに、直接
ゲート電極と形成することにより、ＭＥＳＦＥＴ（Meta
l-Semiconductor ショットキー接合型電界効果トランジ
スタ）を形成することができる。

【００５０】第２実施形態 図６は、本実施形態の半導体装置の断面図である。図示
しないホウ素イオン注入層などの素子分離で区切られた
領域の半絶縁性ＧａＡｓ半導体基板１０中に、ｎ型のチ
ャネル形成領域１１があり、その両端部にｎ⁺ 型のソー
ス層１２、ドレイン層１３が形成されている。チャネル
形成領域１１の中央部に、ｐ⁺ 型のゲート層１４が形成
されており、これにより接合型電界効果トランジスタ
（Ｊ−ＦＥＴ）が形成されている。

【００５１】半導体基板１０上にはサイドウォール絶縁
膜２５ａおよび第３絶縁膜２６がそれぞれ形成されてお
り、ゲート層１４、ソース層１２、およびドレイン層１
３に到達する開口部が設けられており、金属電極３１
ａ、３２が形成されている。

【００５２】かかる構造の半導体装置は、ゲート層１４
とソース層１２間の距離およびゲート層１４とドレイン
層１３間の距離がほぼ一定に保たれており、耐圧特性の
ばらつきが小さく、大きく劣化することはない、接合型
電界効果トランジスタを有する半導体装置である。

【００５３】次に、上記の本実施形態の半導体装置の製
造方法について説明する。まず、図７（ａ）に示すよう
に、半絶縁性ＧａＡｓ半導体基板１０に、レジスト膜Ｒ
５をパターニングしてマスクとしてパターン開口部にシ
リコンイオンなどのｎ型のドーパントイオンＤ４を注入
し、半導体基板中にｎ⁺ 型のソース層１２およびドレイ
ン層１３を形成する。

【００５４】次に、図７（ｂ）に示すように、例えばス
パッタリング法により窒化シリコンを堆積させ、レジス
ト膜Ｒ４のパターン開口部およびレジスト膜Ｒ４の上層
に第１絶縁膜２４を形成する。

【００５５】次に、図７（ｃ）に示すように、レジスト
膜Ｒ５を除去し、リフトオフによりレジスト膜Ｒ４の上
層に形成した第１絶縁膜２４を除去する。

【００５６】次に、図８（ｄ）に示すように、ＧａＡｓ
半導体基板１０と窒化シリコンの第１絶縁膜２４とで選
択比の取れるエッチャントを用いてエッチングを施す
か、イオンミリングなどにより半導体基板１０表面をエ
ッチングし、ソース層１２およびドレイン層１３を基板
１０に対して凸となる形状に形成する。

【００５７】次に、図８（ｅ）に示すように、半導体基
板１０の上層にレジスト膜Ｒ６を形成し、チャネル形成
領域となる部分を開口するようにパターニングし、レジ
スト膜Ｒ６をマスクにしてパターン開口部にシリコンイ
オンおよびマグネシウムイオンなどのドーパントイオン
Ｄ５を注入し、半導体基板中にｎ型のチャネル形成領域
１１を形成する。

【００５８】次に、図８（ｆ）に示すように、レジスト
膜Ｒ６を除去した後、ＲＩＥ（反応性イオンエッチン
グ）などのエッチングなどにより第１絶縁膜２０を除去
する。しかる後にアニール処理を施し、チャネル形成領
域１１、ソース層１２、およびドレイン層１３に注入し
たイオンを活性化する。

【００５９】次に、図９（ｇ）に示すように、例えばＣ
ＶＤ法により窒化シリコンを全面に堆積させて第２絶縁
膜２５を形成する。

【００６０】次に、図９（ｈ）に示すように、例えばＲ
ＩＥなどのドライエッチングにより、ソース層１２およ
びドレイン層１３の半導体基板表面よりも突出した部分
の側壁部にサイドウォール状に残して全面にエッチバッ
クを行い、サイドウォオール絶縁膜２５ａを形成する。
このとき、ソース層１２およびドレイン層１３の間のサ
イドウォール絶縁膜２５ａにより挟まれた距離がＪ−Ｆ
ＥＴのゲート長となるので、所望の長さとなるようにエ
ッチング工程を制御する。

【００６１】次に、図９（ｉ）に示すように、Ｚｎなど
のｐ型のドーパントＤ６を全面に拡散し、ｐ⁺ 型のゲー
ト層１４を形成する。このとき、同時にゲート層として
活用しないソース層１２とドレイン層１３の上部および
半導体基板中にもｐ⁺ 型領域１２’、１３’、１４’が
形成される。ゲート層１４は、ソース層１２とドレイン
層１３の間のサイドウォオール絶縁膜２５ａにより挟ま
れた領域に自己整合的に形成される。

【００６２】次に、図１０（ｊ）に示すように、Ｔｉ／
Ｐｔ／Ａｕを蒸着してゲート電極用層３１を形成し、そ
の上層にレジスト膜Ｒ７を形成し、ゲート電極パターン
にパターニングする。

【００６３】次に、図１０（ｋ）に示すように、レジス
ト膜Ｒ７をマスクにして例えばイオンミリングなどによ
りゲート電極用層３１をエッチングし、ゲート電極３１
ａを形成する。このとき、ゲート層１４の形成と同時に
形成された、ソース層１２とドレイン層１３の上部およ
び半導体基板中のｐ⁺ 型領域１２’、１３’、１４’を
同時にエッチング除去する。

【００６４】次に、レジスト膜Ｒ７を除去した後、例え
ばＣＶＤ法により窒化シリコンを堆積させ、層間絶縁膜
２６を形成する。次に、レジスト膜を形成し、パターニ
ングしてＲＩＥなどのエッチングを施し、層間絶縁膜２
６に対してソース層１２およびドレイン層１３の表面を
露出させる開口部を形成し、レジスト膜を除去した後に
ソース層１２およびドレイン層１３に接続する金属電極
３２を形成し、図６に示す半導体装置に至る。

【００６５】上記の半導体装置の製造方法によれば、ゲ
ート層１４の形成される位置はソース層１２とドレイン
層１３の形成された位置に対して自己整合的に形成され
ることとなり、ゲート層１４とソース層１２間の距離お
よびゲート層１４とドレイン層１３間の距離がほぼ一定
に保たれており、耐圧特性のばらつきが小さく、大きく
劣化することはない、接合型電界効果トランジスタを有
する半導体装置を製造することができる。また、ソース
層１２およびドレイン層１３を形成することによりゲー
ト層が自己整合的に形成されることから、ゲート層１４
を形成するドーパント導入のための開口部を形成するレ
ジスト膜が必要でなくなり、マスク枚数を減らすことが
でき、コストを削減することができる。

【００６６】また、本実施形態の半導体装置は、ドーパ
ントの導入によるゲート層の形成をする代わりに、直接
ゲート電極を形成することにより、ＭＥＳＦＥＴ（Meta
l-Semiconductor ショットキー接合型電界効果トランジ
スタ）を形成することができる。

【００６７】本発明の半導体装置及びその製造方法は、
上記の実施形態に限定されない。例えば、本実施例では
ｎチャネル型の接合型電界効果トランジスタ構造を有す
る半導体装置について説明しているが、ｐチャネル型の
接合型電界効果トランジスタ構造にしてもよい。ｎチャ
ネル型とｐチャネル型ではｎ型不純物とｐ型不純物を入
れ替えれば良い。その他、本発明の要旨を逸脱しない範
囲で種々の変更が可能である。

【００６８】

【発明の効果】本発明の半導体装置によれば、ゲート層
とソース層間の距離およびゲート層とドレイン層間の距
離がほぼ一定に保たれており、耐圧特性のばらつきが小
さく、大きく劣化することはない、接合型電界効果トラ
ンジスタを有する半導体装置を製造することができる。
さらに、マスク枚数を減らすことができ、コストを削減
することができる。

【図面の簡単な説明】

【図１】図１は本発明の第１実施形態にかかる半導体装
置の断面図である。

【図２】図２は本発明の第１実施形態の半導体装置の製
造方法の製造工程を示す断面図であり、（ａ）は第１絶
縁膜の形成工程まで、（ｂ）はチャネル形成領域形成の
ためのイオン注入工程まで、（ｃ）はアニール処理工程
までを示す。

【図３】図３は図２の続きの工程を示し、（ｄ）はゲー
ト層、ソース層およびドレイン層の形成のためのドーパ
ント導入の開口部を形成するためのレジスト膜の形成工
程まで、（ｅ）は第３絶縁膜にゲート層、ソース層およ
びドレイン層のドーパント導入のための開口部の形成工
程まで、（ｆ）はゲート層形成領域を保護するレジスト
膜の形成工程までを示す。

【図４】図４は図３の続きの工程を示し、（ｇ）はソー
ス層およびドレイン層の形成領域の第２絶縁膜の除去工
程まで、（ｈ）はドーパントの導入によるソース層おと
びドレイン層の形成工程まで、（ｉ）はソース層および
ドレイン層形成領域を保護するレジスト膜の形成工程ま
でを示す。

【図５】図５は図４の続きの工程を示し、（ｊ）はゲー
ト層形成領域の第２絶縁膜および第４絶縁膜の除去工程
まで、（ｋ）はドーパントの導入によるゲート層の形成
工程までを示す。

【図６】図６は本発明の第２実施形態にかかる半導体装
置の断面図である。

【図７】図７は本発明の第２実施形態の半導体装置の製
造方法の製造工程を示す断面図であり、（ａ）はドーパ
ントの導入によるソース層１２およびドレイン層１３の
形成工程まで、（ｂ）は第１絶縁膜の形成工程まで、
（ｃ）はソース層およびドレイン層の上層部分の第１絶
縁膜まで除去する工程までを示す。

【図８】図８は図７の続きの工程を示し、（ｄ）は半導
体基板のエッチング工程まで、（ｅ）はチャネル形成領
域形成のためのイオン注入工程まで、（ｆ）はアニール
処理工程までを示す。

【図９】図９は図８の続きの工程を示し、（ｇ）は第２
絶縁膜の形成工程までを示し、（ｈ）はサイドウォール
絶縁膜の形成工程まで、（ｉ）はドーパントの導入によ
るゲート層の形成工程までを示す。

【図１０】図１０は図９の続きの工程を示し、（ｊ）は
ゲート電極パターニングのためのレジスト膜の形成工程
まで、（ｋ）はゲート電極のパターニング工程までを示
す。

【図１１】図１１は従来例の半導体装置の断面図であ
る。

【図１２】図１２は従来例の半導体装置の製造方法の製
造工程を示す断面図であり、（ａ）は第１絶縁膜の形成
工程まで、（ｂ）はソース層およびドレイン層形成のた
めのドーパントの導入工程まで、（ｃ）はチャネル形成
領域形成のためのイオン注入工程までを示す。

【図１３】図１３は図１２の続きの工程を示し、（ｄ）
はアニール処理工程まで、（ｅ）は第３絶縁膜にゲート
層のドーパント導入のための開口部をパターニングした
レジスト膜の形成工程まで、（ｆ）は第２絶縁膜にゲー
ト層のドーパント導入のための開口部の形成工程までを
示す。

【図１４】図１４は図１３の続きの工程を示し、（ｇ）
は第３絶縁膜の形成工程まで、（ｈ）はゲート層のドー
パントの導入のための半導体基板を露出させる開口部の
形成工程まで、（ｉ）はゲート層の形成のためのドーパ
ントの導入工程までを示す。

【符号の説明】

１０…半導体基板、１１…チャネル形成領域、１２…ソ
ース層、１３…ドレイン層、１４…ゲート層、２０…第
１絶縁膜、２１…第２絶縁膜、２２…第３絶縁膜、２３
…第４絶縁膜、２３ａ…サイドウォール絶縁膜、２４…
第１絶縁膜、２５…第２絶縁膜、２５ａ…サイドウォー
ル絶縁膜、２６…層間絶縁膜、２７…第１絶縁膜、２８
…第２絶縁膜、２９…第３絶縁膜、２９ａ…サイドウォ
ール絶縁膜、３０…金属電極、３１…ゲート電極用層、
３１ａ…ゲート電極、３２…金属電極、３３…金属電
極、Ｒ１〜Ｒ１０…レジスト膜、Ｄ１〜Ｄ９…ドーパン
ト。

Claims (8)

【特許請求の範囲】
1. 【請求項１】第１導電型のチャネル形成領域を有する半
   導体基板上にマスク層を形成する工程と、 前記マスク層にゲート層、ソース層、およびドレイン層
   の形成のための不純物導入用の開口部を設ける工程と、 前記ゲート層を形成するための不純物導入用の開口部を
   保護する第１レジスト膜を形成する工程と、 前記ソース層およびドレイン層を形成するための不純物
   導入用の開口部に前記第１導電型の不純物を導入してソ
   ース層およびドレイン層を形成する工程と、 前記第１レジスト膜形成用の露光マスクと、前記第１レ
   ジスト膜用のレジスト材の光反応特性と反転する光反応
   特性を有するレジスト材とを用いて、前記ソース層およ
   びドレイン層を形成するための不純物導入用の開口部を
   保護する第２レジスト膜を形成する工程と、 前記ゲート層を形成するための不純物導入用の開口部に
   第２導電型の不純物を導入してゲート層を形成する工程
   とを有する半導体装置の製造方法。
2. 【請求項２】前記マスク層にゲート層、ソース層、およ
   びドレイン層の形成のための不純物導入用の開口部を設
   ける工程が、前記半導体基板を露出させないように開口
   部を設ける工程であり、 前記第１レジスト膜の形成工程の後、前記第１導電型不
   純物の導入による前記ソース層およびドレイン層の形成
   工程の前に、前記ソース層およびドレイン層の形成のた
   めの不純物導入用の開口部において前記半導体基板を露
   出させる工程を有し、 前記第２レジスト膜の形成工程の後、前記第２導電型不
   純物の導入による前記ゲート層の形成工程の前に、前記
   ゲート層の形成のための不純物導入用の開口部において
   前記半導体基板を露出させる工程を有する請求項１記載
   の半導体装置の製造方法。
3. 【請求項３】前記マスク層を形成する工程が、第１マス
   ク層と第２マスク層の積層体を形成する工程であり、 前記マスク層にゲート層、ソース層、およびドレイン層
   の形成のための不純物導入用の前記半導体基板を露出し
   ない開口部を設ける工程が、前記第２マスク層を貫通
   し、前記第１マスク層の表面を露出させる開口部を形成
   する工程である請求項２記載の半導体装置の製造方法。
4. 【請求項４】前記マスク層の形成工程の前に、前記半導
   体基板に前記第１導電型の不純物を導入してチャネル形
   成領域を形成する工程を有する請求項１記載の半導体装
   置の製造方法。
5. 【請求項５】半導体基板に第１導電型のソース層および
   ドレイン層を形成する工程と、 前記ソース層およびドレイン層の上層にマスク層を形成
   する工程と、 前記マスク層をマスクとして前記半導体基板をエッチン
   グすることにより、前記ソース層およびドレイン層を前
   記半導体基板に対して凸の形状に形成する工程と、 前記半導体基板に対して凸の形状となった前記ソース層
   およびドレイン層の側壁にサイドウォールマスク層を形
   成する工程と、 前記ソース層およびドレイン層の間の前記サイドウォー
   ルマスク層をマスクとして第２の導電型不純物を導入
   し、自己整合的にゲート層を形成する工程とを有する半
   導体装置の製造方法。
6. 【請求項６】前記ソース層およびドレイン層を形成する
   工程が、レジスト膜をマスクとした前記第１導電型の不
   純物の導入によりソース層およびドレイン層を形成する
   工程であり、 前記マスク層の形成工程が、前記レジスト膜の上方から
   スパッタリング法によりマスク材を堆積させる工程であ
   り、 前記マスク層の形成工程の後に、前記レジスト膜を除去
   すると同時に前記レジスト膜の上層に堆積された前記マ
   スク層をリフトオフにより除去する工程を有する請求項
   ５記載の半導体装置の製造方法。
7. 【請求項７】前記ソース層およびドレイン層を前記半導
   体基板に対して凸の形状に形成する工程の後、前記サイ
   ドウォールマスク層の形成工程の前に、前記第１導電型
   のチャネル形成領域を形成する工程を有する請求項５記
   載の半導体装置の製造方法。
8. 【請求項８】前記ソース層およびドレイン層の形成工程
   の前に、前記第１導電型のチャネル形成領域を形成する
   工程を有する請求項５記載の半導体装置の製造方法。