JPH04267329A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04267329A JPH04267329A JP2817791A JP2817791A JPH04267329A JP H04267329 A JPH04267329 A JP H04267329A JP 2817791 A JP2817791 A JP 2817791A JP 2817791 A JP2817791 A JP 2817791A JP H04267329 A JPH04267329 A JP H04267329A
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- Japan
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- contact hole
- layer
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- sio2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り， コンタクトホールの側壁で導電膜のコンタクト
を形成する方法に関する。
係り， コンタクトホールの側壁で導電膜のコンタクト
を形成する方法に関する。
【０００２】近年， 半導体装置の高集積化のため，
その構造は２次元から３次元へと変化してきた。そのた
め，従来のデバイスには存在しなかったポリシリコン，
またはポリサイド膜の側壁コンタクトが用いられるよう
になってきた。
その構造は２次元から３次元へと変化してきた。そのた
め，従来のデバイスには存在しなかったポリシリコン，
またはポリサイド膜の側壁コンタクトが用いられるよう
になってきた。
【０００３】この，側壁コンタクトもデバイスの高速化
のため，コンタクト抵抗を下げることが必要である。本
発明はこの必要性に対応した側壁コンタクト形成方法と
して利用できる。
のため，コンタクト抵抗を下げることが必要である。本
発明はこの必要性に対応した側壁コンタクト形成方法と
して利用できる。
【０００４】
【従来の技術】図２ （Ａ）〜（Ｄ） は従来の製造工
程を説明する断面図である。図２（Ａ） において，気
相成長（ＣＶＤ） 法を用い，シリコン（Ｓｉ）基板１
上に１層目二酸化シリコン（ＳｉＯ２）膜２，１層目ポ
リシリコン膜３，２層目ＳｉＯ２膜４を順次成長し，コ
ンタクトホール形成部を開口したレジスト膜５を形成す
る。
程を説明する断面図である。図２（Ａ） において，気
相成長（ＣＶＤ） 法を用い，シリコン（Ｓｉ）基板１
上に１層目二酸化シリコン（ＳｉＯ２）膜２，１層目ポ
リシリコン膜３，２層目ＳｉＯ２膜４を順次成長し，コ
ンタクトホール形成部を開口したレジスト膜５を形成す
る。
【０００５】図２（Ｂ） において，異方性エッチング
を用いて，レジスト膜５をエッチングマスクにして，Ｓ
ｉＯ２膜４，ポリシリコン膜３，ＳｉＯ２膜２を開口し
コンタクトホール６を形成する。
を用いて，レジスト膜５をエッチングマスクにして，Ｓ
ｉＯ２膜４，ポリシリコン膜３，ＳｉＯ２膜２を開口し
コンタクトホール６を形成する。
【０００６】図２（Ｃ） において，レジスト膜５を剥
離する。図２（Ｄ） において，ＣＶＤ 法により，
コンタクトホール６の表面を覆って基板上に２層目ポリ
シリコン膜７を成長して，１層目ポリシリコン膜３とコ
ンタクトホールの側壁でコンタクトを形成する。
離する。図２（Ｄ） において，ＣＶＤ 法により，
コンタクトホール６の表面を覆って基板上に２層目ポリ
シリコン膜７を成長して，１層目ポリシリコン膜３とコ
ンタクトホールの側壁でコンタクトを形成する。
【０００７】
【発明が解決しようとする課題】従来例による側壁コン
タクトは，コンタクトホールの直径をＤ，ポリシリコン
膜の厚さをＴとすると，側壁のコンタクト面積はコンタ
クトホール底部のコンタクト面積に対し，１／（Ｄ／４
Ｔ）となる。
タクトは，コンタクトホールの直径をＤ，ポリシリコン
膜の厚さをＴとすると，側壁のコンタクト面積はコンタ
クトホール底部のコンタクト面積に対し，１／（Ｄ／４
Ｔ）となる。
【０００８】いま，Ｔ＝ ５００Å， Ｄ＝ ０．５μ
ｍとすると，側壁のコンタクト面積はコンタクトホール
底部のコンタクト面積の１／６と，小さくなってしまう
。したがって，側壁コンタクトはコンタクト面積が小さ
いため，通常のコンタクトに比しコンタクト抵抗が大き
くなるという問題がある。
ｍとすると，側壁のコンタクト面積はコンタクトホール
底部のコンタクト面積の１／６と，小さくなってしまう
。したがって，側壁コンタクトはコンタクト面積が小さ
いため，通常のコンタクトに比しコンタクト抵抗が大き
くなるという問題がある。
【０００９】また，コンタクト位置がコンタクトホール
の側壁にあるため，コンタクト抵抗を下げるために行う
イオン注入を斜め入射等特別の技術を用いる必要があっ
た。本発明はコンタクトホールの側壁でのコンタクト抵
抗を低減することを目的とする。
の側壁にあるため，コンタクト抵抗を下げるために行う
イオン注入を斜め入射等特別の技術を用いる必要があっ
た。本発明はコンタクトホールの側壁でのコンタクト抵
抗を低減することを目的とする。
【００１０】
【課題を解決するための手段】上記課題の解決は，基板
１上に１層目絶縁膜２，１層目導電膜３，２層目絶縁膜
４を順次成長し，該２層目絶縁膜４の上にコンタクトホ
ール形成部を開口するレジスト膜５を形成する工程と，
等方性エッチングを用い該レジスト膜５をエッチング
マスクにして，該２層目絶縁膜４をエッチングして，
該１層目導電膜３の表面をコンタクトホール面積より大
きく露出させる工程と， 異方性エッチングを用い該レ
ジスト膜５をエッチングマスクにして，該１層目導電膜
３，該１層目絶縁膜２を開口しコンタクトホール６を形
成する工程と， 該レジスト膜５を剥離し，該コンタク
トホール６の内面を覆って該基板上に２層目導電膜７を
成長する工程とを有する半導体装置の製造方法により達
成される。
１上に１層目絶縁膜２，１層目導電膜３，２層目絶縁膜
４を順次成長し，該２層目絶縁膜４の上にコンタクトホ
ール形成部を開口するレジスト膜５を形成する工程と，
等方性エッチングを用い該レジスト膜５をエッチング
マスクにして，該２層目絶縁膜４をエッチングして，
該１層目導電膜３の表面をコンタクトホール面積より大
きく露出させる工程と， 異方性エッチングを用い該レ
ジスト膜５をエッチングマスクにして，該１層目導電膜
３，該１層目絶縁膜２を開口しコンタクトホール６を形
成する工程と， 該レジスト膜５を剥離し，該コンタク
トホール６の内面を覆って該基板上に２層目導電膜７を
成長する工程とを有する半導体装置の製造方法により達
成される。
【００１１】
【作用】側壁コンタクト抵抗が高いのは，前記のように
コンタクト面積が小さいことと，コンタクト部が側壁に
あるためイオン注入しにくいことに起因している。
コンタクト面積が小さいことと，コンタクト部が側壁に
あるためイオン注入しにくいことに起因している。
【００１２】本発明では，コンタクトホールを開口する
際に等方性エッチングを併用することによりコンタクト
部を上から見えるように露出することにより，コンタク
ト面積を大きくし，かつイオン注入をしやすくしてコン
タクト抵抗を低減するようにした。
際に等方性エッチングを併用することによりコンタクト
部を上から見えるように露出することにより，コンタク
ト面積を大きくし，かつイオン注入をしやすくしてコン
タクト抵抗を低減するようにした。
【００１３】
【実施例】図１ （Ａ）〜（Ｅ） は本発明の一実施例
による製造工程を説明する断面図である。図１（Ａ）
において，ＣＶＤ 法を用い，Ｓｉ基板１上に厚さ１０
００Åの１層目絶縁膜のＳｉＯ２膜２，厚さ ５００Å
の１層目導電膜のポリシリコン膜３，厚さ１０００Åの
２層目絶縁膜のＳｉＯ２膜４を順次成長し，コンタクト
ホール形成部を開口した厚さ μｍのレジスト膜５を
形成する（開口径０．５μｍ） 。
による製造工程を説明する断面図である。図１（Ａ）
において，ＣＶＤ 法を用い，Ｓｉ基板１上に厚さ１０
００Åの１層目絶縁膜のＳｉＯ２膜２，厚さ ５００Å
の１層目導電膜のポリシリコン膜３，厚さ１０００Åの
２層目絶縁膜のＳｉＯ２膜４を順次成長し，コンタクト
ホール形成部を開口した厚さ μｍのレジスト膜５を
形成する（開口径０．５μｍ） 。
【００１４】図１（Ｂ） において，等方性エッチング
を用いて，レジスト膜５をエッチングマスクにして，２
層目ＳｉＯ２膜４をエッチングして， １層目ポリシリ
コン膜３の表面をコンタクトホール面積より大きく露出
させる。
を用いて，レジスト膜５をエッチングマスクにして，２
層目ＳｉＯ２膜４をエッチングして， １層目ポリシリ
コン膜３の表面をコンタクトホール面積より大きく露出
させる。
【００１５】ＳｉＯ２の等方性エッチングの条件の一例
はつぎの通りである。 反応ガス： ＣＦ４＋０２ ガス圧力： １．２ Ｔｏｒｒ ＲＦ 電力： ２ ＫＷ 図１（Ｃ） において，異方性エッチングを用いて，レ
ジスト膜５をエッチングマスクにして，１層目ポリシリ
コン膜３，１層目ＳｉＯ２膜２を開口しコンタクトホー
ル６を形成する。
はつぎの通りである。 反応ガス： ＣＦ４＋０２ ガス圧力： １．２ Ｔｏｒｒ ＲＦ 電力： ２ ＫＷ 図１（Ｃ） において，異方性エッチングを用いて，レ
ジスト膜５をエッチングマスクにして，１層目ポリシリ
コン膜３，１層目ＳｉＯ２膜２を開口しコンタクトホー
ル６を形成する。
【００１６】ポリシリコンの異方性エッチングの条件の
一例はつぎの通りである。 反応ガス： ＨＢｒ ガス圧力： ０．１ Ｔｏｒｒ ＲＦ 電力： ２００ Ｗ ＳｉＯ２の異方性エッチングの条件の一例はつぎの通り
である。
一例はつぎの通りである。 反応ガス： ＨＢｒ ガス圧力： ０．１ Ｔｏｒｒ ＲＦ 電力： ２００ Ｗ ＳｉＯ２の異方性エッチングの条件の一例はつぎの通り
である。
【００１７】反応ガス： ＣＦ４＋ＣＨＦ３＋Ａｒ
ガス圧力： ０．８ Ｔｏｒｒ ＲＦ 電力： ３００ Ｗ 図２（Ｄ） において，レジスト膜５を剥離する。
ガス圧力： ０．８ Ｔｏｒｒ ＲＦ 電力： ３００ Ｗ 図２（Ｄ） において，レジスト膜５を剥離する。
【００１８】図２（Ｅ） において，ＣＶＤ 法により
， コンタクトホール６の表面を覆って基板上に厚さ１
０００Åの２層目ポリシリコン膜７を成長して，１層目
ポリシリコン膜３とコンタクトホールの側壁およびコン
タクトホール周囲でコンタクトを形成する。
， コンタクトホール６の表面を覆って基板上に厚さ１
０００Åの２層目ポリシリコン膜７を成長して，１層目
ポリシリコン膜３とコンタクトホールの側壁およびコン
タクトホール周囲でコンタクトを形成する。
【００１９】実施例では， ポリシリコン膜のコンタク
トについて説明したが， ポリサイドまたは他の導電膜
のコンタクトであっても本発明は適用できる。また実施
例では，絶縁膜としてＳｉＯ２膜について説明したが，
りん珪酸ガラス（ＰＳＧ） 等であっても発明の効果
は変わらない。
トについて説明したが， ポリサイドまたは他の導電膜
のコンタクトであっても本発明は適用できる。また実施
例では，絶縁膜としてＳｉＯ２膜について説明したが，
りん珪酸ガラス（ＰＳＧ） 等であっても発明の効果
は変わらない。
【００２０】
【発明の効果】コンタクトホールの側壁コンタクト抵抗
を低減することができた。この結果， デバイスの高集
積化と， 信頼性向上に寄与することができた。
を低減することができた。この結果， デバイスの高集
積化と， 信頼性向上に寄与することができた。
【図１】 本発明の一実施例による製造工程を説明す
る断面図
る断面図
【図２】 従来の製造工程を説明する断面図
１ 基板でＳｉ基板
２ １層目絶縁膜でＳｉＯ２膜
３ １層目導電膜でポリシリコン膜
４ ２層目絶縁膜でＳｉＯ２膜
５ レジスト膜
６ コンタクトホール
７ ２層目導電膜でポリシリコン膜
Claims (1)
- 【請求項１】 基板（１） 上に１層目絶縁膜（２）
，１層目導電膜（３），２層目絶縁膜（４）を順次成長
し，該２層目絶縁膜（４）の上にコンタクトホール形成
部を開口するレジスト膜（５） を形成する工程と，
等方性エッチングを用い該レジスト膜（５） をエッチ
ングマスクにして，該２層目絶縁膜（４）をエッチング
して， 該１層目導電膜（３）の表面をコンタクトホー
ル面積より大きく露出させる工程と，異方性エッチング
を用い該レジスト膜（５） をエッチングマスクにして
，該１層目導電膜（３），該１層目絶縁膜（２） を開
口しコンタクトホール（６） を形成する工程と， 該
レジスト膜（５） を剥離し，該コンタクトホール（６
） の内面を覆って該基板上に２層目導電膜（７） を
成長する工程とを有することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2817791A JPH04267329A (ja) | 1991-02-22 | 1991-02-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2817791A JPH04267329A (ja) | 1991-02-22 | 1991-02-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04267329A true JPH04267329A (ja) | 1992-09-22 |
Family
ID=12241445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2817791A Withdrawn JPH04267329A (ja) | 1991-02-22 | 1991-02-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04267329A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100382615B1 (ko) * | 2001-06-21 | 2003-05-09 | 주식회사 하이닉스반도체 | 비아홀 형성 방법 |
| WO2002023612A3 (en) * | 2000-09-13 | 2003-07-24 | Advanced Micro Devices Inc | Process for removing an oxide during the fabrication of a resistor |
-
1991
- 1991-02-22 JP JP2817791A patent/JPH04267329A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002023612A3 (en) * | 2000-09-13 | 2003-07-24 | Advanced Micro Devices Inc | Process for removing an oxide during the fabrication of a resistor |
| KR100382615B1 (ko) * | 2001-06-21 | 2003-05-09 | 주식회사 하이닉스반도체 | 비아홀 형성 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |