JPH0426743B2 - - Google Patents
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- JPH0426743B2 JPH0426743B2 JP61180808A JP18080886A JPH0426743B2 JP H0426743 B2 JPH0426743 B2 JP H0426743B2 JP 61180808 A JP61180808 A JP 61180808A JP 18080886 A JP18080886 A JP 18080886A JP H0426743 B2 JPH0426743 B2 JP H0426743B2
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- channel
- command
- data transfer
- controller
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
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- G06F13/126—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine and has means for transferring I/O instructions and statuses between control unit and main processor
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔概要〕
チヤネルのコマンド・フオーマツトの中にＩ／
Ｏコマンド部とチヤネル・コマンド部を持ち、チ
ヤネル・コマンド部を用いてデータ転送制御を行
い、Ｉ／Ｏコマンド部はそのままＩ／Ｏに渡すよ
うにした汎用チヤネル制御方式である。
Ｏコマンド部とチヤネル・コマンド部を持ち、チ
ヤネル・コマンド部を用いてデータ転送制御を行
い、Ｉ／Ｏコマンド部はそのままＩ／Ｏに渡すよ
うにした汎用チヤネル制御方式である。
〔産業上の利用分野〕
データ処理装置におけるチヤネルに関し、同一
のコマンド・フオーマツト内にＩ／Ｏコマンド部
とチヤネルのDMA動作を指定するチヤネル・コ
マンド部を持つことにより、チヤネルがＩ／Ｏコ
マンドを意識せずにＩ／Ｏコマンドの実行を可能
として汎用性を出したチヤネル制御方式に関する
ものである。
のコマンド・フオーマツト内にＩ／Ｏコマンド部
とチヤネルのDMA動作を指定するチヤネル・コ
マンド部を持つことにより、チヤネルがＩ／Ｏコ
マンドを意識せずにＩ／Ｏコマンドの実行を可能
として汎用性を出したチヤネル制御方式に関する
ものである。
従来、汎用チヤネルと言われるものには、大き
く別けて２つのタイプがあつた。ここで汎用チヤ
ネルとは、汎用インタフエースを持つチヤネルと
言うことにする。このため、チヤネルはそのまま
でも、ソフトウエアを替えることにより色々な
Ｉ／Ｏを接続出来る。
く別けて２つのタイプがあつた。ここで汎用チヤ
ネルとは、汎用インタフエースを持つチヤネルと
言うことにする。このため、チヤネルはそのまま
でも、ソフトウエアを替えることにより色々な
Ｉ／Ｏを接続出来る。
第１のタイプはインテリジエンシーの高くない
汎用インタフエースを持つチヤネルである。この
タイプにおいては、Ｉ／Ｏインタフエースの制御
信号線レベルを規定したものであり、ソフトウエ
アからのコマンドの解釈及び実行はチヤネル自身
が行うものである。主に低速系のチヤネルであ
る。
汎用インタフエースを持つチヤネルである。この
タイプにおいては、Ｉ／Ｏインタフエースの制御
信号線レベルを規定したものであり、ソフトウエ
アからのコマンドの解釈及び実行はチヤネル自身
が行うものである。主に低速系のチヤネルであ
る。
第２のタイプはインテリジエンシーの高い汎用
Ｉ／Ｏインタフエースを持つチヤネルである。こ
のタイプにおいては、Ｉ／Ｏインタフエースの先
にＩ／Ｏのコントローラが接続されている。ソフ
トウエアから各コントローラへのコマンドは、コ
ントローラが異なつてもチヤネルが取り扱えるよ
うにホスト側でコマンド形式を決めていた。この
ため、コントローラの設計は、ホスト側の仕様を
絶対意識しないといけなかつた。この種のチヤネ
ルにはフアイル系のコントローラやＩ／Ｏが接続
される。チヤネルは、各コントローラへのコマン
ドをソフトウエアから受け取ると、そのまま渡
し、データ転送の有無や方向についてはコントロ
ーラへコマンドを渡した後、コントローラから教
えてもらうようになつていた。
Ｉ／Ｏインタフエースを持つチヤネルである。こ
のタイプにおいては、Ｉ／Ｏインタフエースの先
にＩ／Ｏのコントローラが接続されている。ソフ
トウエアから各コントローラへのコマンドは、コ
ントローラが異なつてもチヤネルが取り扱えるよ
うにホスト側でコマンド形式を決めていた。この
ため、コントローラの設計は、ホスト側の仕様を
絶対意識しないといけなかつた。この種のチヤネ
ルにはフアイル系のコントローラやＩ／Ｏが接続
される。チヤネルは、各コントローラへのコマン
ドをソフトウエアから受け取ると、そのまま渡
し、データ転送の有無や方向についてはコントロ
ーラへコマンドを渡した後、コントローラから教
えてもらうようになつていた。
第１のタイプはチヤネルがコマンドを解釈する
ためにコントローラ独自のコマンドと言うのは作
れなくて、インテリジエンシーを上げることがで
きなつかつた。
ためにコントローラ独自のコマンドと言うのは作
れなくて、インテリジエンシーを上げることがで
きなつかつた。
第２のタイプはホスト側のチヤネル仕様に合わ
せてコントローラを設計するので、コントローラ
が特定のシステムにしか接続出来なかつた。
せてコントローラを設計するので、コントローラ
が特定のシステムにしか接続出来なかつた。
一般的には、汎用Ｉ／Ｏインタフエースを持つ
フアイル系のチヤネルを設計することは出来ず、
各Ｉ／Ｏやコントローラ・インタフエースに合わ
せて多種類のチヤネルを開発していた。
フアイル系のチヤネルを設計することは出来ず、
各Ｉ／Ｏやコントローラ・インタフエースに合わ
せて多種類のチヤネルを開発していた。
本発明は、このような点に鑑みて創作されたも
のであつて、汎用Ｉ／Ｏインタフエースを持つチ
ヤネルにおいて、各コントローラのコマンドの中
身を意識しなくてもＩ／Ｏやコントローラのコマ
ンドを実行できるようなコマンド・フオーマツト
にし、多種多機能のＩ／Ｏをチヤネルの機能を変
更することなく、ソフトウエアの処理を変更する
ことにより接続できるようにした汎用チヤネル制
御方式を提供することを目的としている。
のであつて、汎用Ｉ／Ｏインタフエースを持つチ
ヤネルにおいて、各コントローラのコマンドの中
身を意識しなくてもＩ／Ｏやコントローラのコマ
ンドを実行できるようなコマンド・フオーマツト
にし、多種多機能のＩ／Ｏをチヤネルの機能を変
更することなく、ソフトウエアの処理を変更する
ことにより接続できるようにした汎用チヤネル制
御方式を提供することを目的としている。
第１図は本発明の原理図である。チヤネル３と
コントローラ１３−０，１３−１とは、汎用イン
タフエース１２で接続されている。なお、汎用イ
ンタフエースとは、例えばRS232CやGPiB等を
意味している。各コントローラ１３−０，１３−
１の下にはＩ／Ｏが接続されている。主記憶２上
には、各Ｉ／Ｏに対するコマンド領域及びステー
タス領域が存在する。コマンドは、チヤネル・コ
マンド部とＩ／Ｏコマンド部とから成る。チヤネ
ル３は、主記憶２上のコマンドをフエツチし、そ
のＩ／Ｏコマンド部をそのままコントローラに渡
し、そのチヤネル・コマンド部のチヤネル・デー
タ転送制御情報に従つてコントローラ間のデータ
転送準備を行う。そして、Ｉ／Ｏからのデータ転
送要求に基づいてデータ転送を行う。チヤネル３
は、コントローラ又はＩ／Ｏのコマンドについて
は全く関与しないので、種々のコントローラを接
続できる。このように、まず汎用Ｉ／Ｏインタフ
エースがあるときにチヤネルに対して各コントロ
ーラの属性を見せないようにして汎用性を出し
た。つまり、チヤネルを交換せずにインテリジエ
ンシーの高い種々のコントローラやＩ／Ｏがソフ
トウエアを変えるだけで接続できる。
コントローラ１３−０，１３−１とは、汎用イン
タフエース１２で接続されている。なお、汎用イ
ンタフエースとは、例えばRS232CやGPiB等を
意味している。各コントローラ１３−０，１３−
１の下にはＩ／Ｏが接続されている。主記憶２上
には、各Ｉ／Ｏに対するコマンド領域及びステー
タス領域が存在する。コマンドは、チヤネル・コ
マンド部とＩ／Ｏコマンド部とから成る。チヤネ
ル３は、主記憶２上のコマンドをフエツチし、そ
のＩ／Ｏコマンド部をそのままコントローラに渡
し、そのチヤネル・コマンド部のチヤネル・デー
タ転送制御情報に従つてコントローラ間のデータ
転送準備を行う。そして、Ｉ／Ｏからのデータ転
送要求に基づいてデータ転送を行う。チヤネル３
は、コントローラ又はＩ／Ｏのコマンドについて
は全く関与しないので、種々のコントローラを接
続できる。このように、まず汎用Ｉ／Ｏインタフ
エースがあるときにチヤネルに対して各コントロ
ーラの属性を見せないようにして汎用性を出し
た。つまり、チヤネルを交換せずにインテリジエ
ンシーの高い種々のコントローラやＩ／Ｏがソフ
トウエアを変えるだけで接続できる。
第２図は本発明におけるチヤネルのブロツク構
成図である。第２図において、１は中央処理装
置、２は主記憶、３はチヤネル、４はバス制御
部、５はデータ転送制御部、６はバツフア、７は
マイクロプロセツサ、８はROM、９はRAM、
１０はＩ／Ｏ制御部、１１−０と１１−１はＩ／
Ｏ、１３−０と１３−１はコントローラ、１２は
汎用インタフエース、ACRはアダプタ・コント
ロール・レジスタをそれぞれ示している。バス制
御部４は、システム・バスの支配権を獲得する等
の制御を行うものである。データ転送制御部５
は、主記憶２とチヤネル３との間のデータ転送を
制御するものであり、DMA制御部やメモリ・ア
ドレス・レジスタMA、バイト・カウント・レジ
スタBC等を有している。バツフア６は、主記憶
２へ送るべきデータや主記憶２からのデータを一
時的に記憶するものである。アダプタ・コントロ
ール・レジスタACRは、チヤネルを制御するた
めの各種の制御情報を保持するものである。マイ
クロプロセツサ７は、ROM８に格納されている
制御プログラムを実行するものである。RAM９
には各種のデータが記憶される。マイクロプロセ
ツサ７、ROM８およびRAM９は、チヤネルの
制御部を構成している。Ｉ／Ｏ制御部１０は、
Ｉ／Ｏインタフエースの制御を行うものである。
成図である。第２図において、１は中央処理装
置、２は主記憶、３はチヤネル、４はバス制御
部、５はデータ転送制御部、６はバツフア、７は
マイクロプロセツサ、８はROM、９はRAM、
１０はＩ／Ｏ制御部、１１−０と１１−１はＩ／
Ｏ、１３−０と１３−１はコントローラ、１２は
汎用インタフエース、ACRはアダプタ・コント
ロール・レジスタをそれぞれ示している。バス制
御部４は、システム・バスの支配権を獲得する等
の制御を行うものである。データ転送制御部５
は、主記憶２とチヤネル３との間のデータ転送を
制御するものであり、DMA制御部やメモリ・ア
ドレス・レジスタMA、バイト・カウント・レジ
スタBC等を有している。バツフア６は、主記憶
２へ送るべきデータや主記憶２からのデータを一
時的に記憶するものである。アダプタ・コントロ
ール・レジスタACRは、チヤネルを制御するた
めの各種の制御情報を保持するものである。マイ
クロプロセツサ７は、ROM８に格納されている
制御プログラムを実行するものである。RAM９
には各種のデータが記憶される。マイクロプロセ
ツサ７、ROM８およびRAM９は、チヤネルの
制御部を構成している。Ｉ／Ｏ制御部１０は、
Ｉ／Ｏインタフエースの制御を行うものである。
第３図はCM（コマンド）・コードのフオーマツ
トの例を示す図である。例えばＸ“01”はWrite
を表し、Ｘ“２”はReadを表している。
トの例を示す図である。例えばＸ“01”はWrite
を表し、Ｘ“２”はReadを表している。
第４図は本発明におけるコマンドとステータス
のフローを示す図である。第４図において、
DCW（Device Contlo Word）はデバイス制御
語、CDB（Command Description Block）はコ
マンド記述ブロツク、DCB（Device Control
Block）はデバイス制御ブロツク、DCR（Device
Control Register）はデバイス制御レジスタ、
DCWA（DCW Adress）はDCWアドレス、
DCBA（DCB Adress）はDCBアドレスをそれぞ
れ示している。
のフローを示す図である。第４図において、
DCW（Device Contlo Word）はデバイス制御
語、CDB（Command Description Block）はコ
マンド記述ブロツク、DCB（Device Control
Block）はデバイス制御ブロツク、DCR（Device
Control Register）はデバイス制御レジスタ、
DCWA（DCW Adress）はDCWアドレス、
DCBA（DCB Adress）はDCBアドレスをそれぞ
れ示している。
DCWは、チヤネル・コマンド部とCDBから構
成されている。CDBとはＩ／Ｏコマンド部のこ
とである。チヤネル・コマンド部は、コマンド・
コードCMや各種のフラグＦ、バイト・カウント
BC、データ・アドレスDAから構成されている。
CDBの中には、Ｉ／Ｏに対するコマンドやＩ／
Ｏ機番、データ転送量、ブロツク・アドレスなど
が含まれている。DCBの中には、DCWアドレス
やステータス、残りバイト・カウンタなどが存在
する。DCRの中には、DCBアドレスを保持する
領域、DCWを保持する領域、共通センスバイト
及び個別センスバイトを保持する領域、ステータ
スのための領域、DCWアドレスを保持する領域
などが存在する。
成されている。CDBとはＩ／Ｏコマンド部のこ
とである。チヤネル・コマンド部は、コマンド・
コードCMや各種のフラグＦ、バイト・カウント
BC、データ・アドレスDAから構成されている。
CDBの中には、Ｉ／Ｏに対するコマンドやＩ／
Ｏ機番、データ転送量、ブロツク・アドレスなど
が含まれている。DCBの中には、DCWアドレス
やステータス、残りバイト・カウンタなどが存在
する。DCRの中には、DCBアドレスを保持する
領域、DCWを保持する領域、共通センスバイト
及び個別センスバイトを保持する領域、ステータ
スのための領域、DCWアドレスを保持する領域
などが存在する。
中央処理装置１はＩ／Ｏ処理の開始に先立つて
DCBアドレスをチヤネルに通知し、しかる後に
SDCR（スタートＩ／Ｏに相当）を発行する。チ
ヤネルは、DCBアドレスに基づいてDCBを読み
出し、DCBの中に含まれているDCWアドレスに
基づいてDCWを読み出す。チヤネルは、DCWを
読み出すと、その中のCDBをコントローラに送
る。また、チヤネルは、DCWの中のチヤネル・
コマンド部に基づいてデータ転送の準備を行う。
コントローラは、受け取つたＩ／Ｏコマンド部に
基づいてＩ／Ｏを制御する。データ転送が終了す
ると、コントローラからチヤネルに、共通センス
バイト及び個別センスバイトが送られてくる。チ
ヤネルは、共通センス・バイト及び個別センス・
バイトを取込み、共通センス・バイトらチヤネル
終了ステータス及びＩ／Ｏ終了ステータスを作成
し、これらをDCBの終了ステータス領域に書き
込む。中央処理装置側は、センス・コマンドを発
行することにより、チヤネル内の個別センス・バ
イトを読み取ることが出来る。
DCBアドレスをチヤネルに通知し、しかる後に
SDCR（スタートＩ／Ｏに相当）を発行する。チ
ヤネルは、DCBアドレスに基づいてDCBを読み
出し、DCBの中に含まれているDCWアドレスに
基づいてDCWを読み出す。チヤネルは、DCWを
読み出すと、その中のCDBをコントローラに送
る。また、チヤネルは、DCWの中のチヤネル・
コマンド部に基づいてデータ転送の準備を行う。
コントローラは、受け取つたＩ／Ｏコマンド部に
基づいてＩ／Ｏを制御する。データ転送が終了す
ると、コントローラからチヤネルに、共通センス
バイト及び個別センスバイトが送られてくる。チ
ヤネルは、共通センス・バイト及び個別センス・
バイトを取込み、共通センス・バイトらチヤネル
終了ステータス及びＩ／Ｏ終了ステータスを作成
し、これらをDCBの終了ステータス領域に書き
込む。中央処理装置側は、センス・コマンドを発
行することにより、チヤネル内の個別センス・バ
イトを読み取ることが出来る。
第５図はチヤネルのコマンド処理手順を示す図
である。
である。
Writeか否かを調べ、Yesのときはの処理
を行い、Noのときはの処理を行う。
を行い、Noのときはの処理を行う。
Readか否かを調べ、Yesのときはの処理
を行い、Noのときはの処理を行う。
を行い、Noのときはの処理を行う。
Controlか否かを調べ、Yesのときはの処
理を行い、Noのときはの処理を行う。
理を行い、Noのときはの処理を行う。
チヤネル内処理コマンドを実行する。
終了ステータスを作成する。
MRDを１にする。なお、MRDはメモリ読
出指示フラグを意味している。
出指示フラグを意味している。
MWTを１にする。なお、MWTはメモリ書
込指示フラグを意味している。
込指示フラグを意味している。
データ・アドレス及びバイト・カウントをセ
ツトする。
ツトする。
MRDとMWTを０にする。
CDBをコントローラへ渡す。
コントローラからのDMA要求（データ転送
要求）を待ち、データ転送要求があつたらの
処理を行う。
要求）を待ち、データ転送要求があつたらの
処理を行う。
DMAを開始する。
DMAが終了したか否かを調べる。終了した
らの処理を行う。
らの処理を行う。
終了ステータスを作成する。
中央処理装置に対して、コマンド終了割込み
処理を行う。
処理を行う。
割込みが解除されるのを待ち、割込みが解除
されたならばの処理を行う。
されたならばの処理を行う。
IDLEルーチンを実行する。
第５図から判るように、チヤネルはコントロー
ラ又はＩ／Ｏへ渡すコマンドとは別にデータ転送
に関する情報をチヤネル・コマンド部から知るこ
とにより、DMAの準備をし、後はコントローラ
からの要求によりデータ転送を開始する。このよ
うに、チヤネルはコントローラのコマンドの中身
を意識せずに、コマンドを実行（データ転送，
Ｉ／Ｏコントロール）を行うことが出来る。終了
ステータスは、ソフトウエアからみると同一のフ
オーマツトが望ましい。これについては、コント
ローラからの共通センス・バイトに基づいて作成
している。
ラ又はＩ／Ｏへ渡すコマンドとは別にデータ転送
に関する情報をチヤネル・コマンド部から知るこ
とにより、DMAの準備をし、後はコントローラ
からの要求によりデータ転送を開始する。このよ
うに、チヤネルはコントローラのコマンドの中身
を意識せずに、コマンドを実行（データ転送，
Ｉ／Ｏコントロール）を行うことが出来る。終了
ステータスは、ソフトウエアからみると同一のフ
オーマツトが望ましい。これについては、コント
ローラからの共通センス・バイトに基づいて作成
している。
第６図はDSWの終了ステータスを示す図、第
７図はDSWのステータスと共通センス・バイト
の対応を示す図、第８図は共通センス・バイトを
示す図である。DSWはDvice Status Wordを意
味している。第６図において、左上角に黒い３角
が付されているビツトは、共通センス・バイト及
びプロトコル上のステータスによりセツトされ
る。また、左上角に白い３角が付されているビツ
トは、チヤネル内で検出されたエラー又は終了ス
テータスである。なお、AEはAdaptor END 、
DEはDevice END、PCiはProgram Control
Interrupti on、ADCはAdaptor Data Check、
ACCはAdaptor Controlcheck、ICCはInterface
Control Checkを意味している。プロトコル上の
終了ステータスについて説明する。正常終了の場
合は、終了ステータスはAE，DEである。異常終
了の場合は、終了ステータスはAE，DE（UC又は
UE又はIL又はOPC）である。括弧内の何れが選
択されるかはセンス・キイによる。異常終了の場
合には、チヤネルがセンス・コマンドを発行す
る。BUSYの場合は、終了ステータスはAE，
DE，BSYである。
７図はDSWのステータスと共通センス・バイト
の対応を示す図、第８図は共通センス・バイトを
示す図である。DSWはDvice Status Wordを意
味している。第６図において、左上角に黒い３角
が付されているビツトは、共通センス・バイト及
びプロトコル上のステータスによりセツトされ
る。また、左上角に白い３角が付されているビツ
トは、チヤネル内で検出されたエラー又は終了ス
テータスである。なお、AEはAdaptor END 、
DEはDevice END、PCiはProgram Control
Interrupti on、ADCはAdaptor Data Check、
ACCはAdaptor Controlcheck、ICCはInterface
Control Checkを意味している。プロトコル上の
終了ステータスについて説明する。正常終了の場
合は、終了ステータスはAE，DEである。異常終
了の場合は、終了ステータスはAE，DE（UC又は
UE又はIL又はOPC）である。括弧内の何れが選
択されるかはセンス・キイによる。異常終了の場
合には、チヤネルがセンス・コマンドを発行す
る。BUSYの場合は、終了ステータスはAE，
DE，BSYである。
以上の説明から明らかなように、本発明によれ
ば、チヤネルはソフトウエアからコントローラへ
コマンドと一緒にチヤネルのデータ転送を制御す
るための情報を貰い、各コントローラからの終了
ステータスは共通センス・バイトから作成してい
るので、コントローラやＩ／Ｏの属性をなくし、
汎用性を持つたチヤネルを得ることができる。従
来はコントローラ毎にチヤネルのマイクロプログ
ラムを変更していたのが、本発明ではこのような
ことが不要となり、同一種類のチヤネルで多種類
のＩ／Ｏやコントローラが接続できる特徴を持
つ。また、同時動作できなくても良いとすれば、
チヤネル１台で多種、多数のＩ／Ｏを接続でき、
システムの小型化が実現出来る。
ば、チヤネルはソフトウエアからコントローラへ
コマンドと一緒にチヤネルのデータ転送を制御す
るための情報を貰い、各コントローラからの終了
ステータスは共通センス・バイトから作成してい
るので、コントローラやＩ／Ｏの属性をなくし、
汎用性を持つたチヤネルを得ることができる。従
来はコントローラ毎にチヤネルのマイクロプログ
ラムを変更していたのが、本発明ではこのような
ことが不要となり、同一種類のチヤネルで多種類
のＩ／Ｏやコントローラが接続できる特徴を持
つ。また、同時動作できなくても良いとすれば、
チヤネル１台で多種、多数のＩ／Ｏを接続でき、
システムの小型化が実現出来る。
第１図は本発明の原理図、第２図はチヤネルの
ブロツク構成を示す図、第３図はCMコードのフ
オーマツト例を示す図、第４図はコマンドとステ
ータスのフローを示す図、第５図はチヤネルのコ
マンド処理手順を示す図、第６図はDSWの終了
ステータスを示す図、第７図はDSWのステータ
スと共通センス・バイトの対応を示す図、第８図
は共通センス・バイトを示す図である。 １……中央処理装置、２……主記憶、３……チ
ヤネル、４……バス制御部、５……データ転送制
御部、６……バツフア、７……マイクロプロセツ
サ、８……ROM、９……RAM、１０……Ｉ／
Ｏ制御部、１１−０と１１−１……Ｉ／Ｏ、１２
……汎用インタフエース、１３−０と１３−１…
…コントローラ、ACR……アダプタ・コントロ
ール・レジスタ。
ブロツク構成を示す図、第３図はCMコードのフ
オーマツト例を示す図、第４図はコマンドとステ
ータスのフローを示す図、第５図はチヤネルのコ
マンド処理手順を示す図、第６図はDSWの終了
ステータスを示す図、第７図はDSWのステータ
スと共通センス・バイトの対応を示す図、第８図
は共通センス・バイトを示す図である。 １……中央処理装置、２……主記憶、３……チ
ヤネル、４……バス制御部、５……データ転送制
御部、６……バツフア、７……マイクロプロセツ
サ、８……ROM、９……RAM、１０……Ｉ／
Ｏ制御部、１１−０と１１−１……Ｉ／Ｏ、１２
……汎用インタフエース、１３−０と１３−１…
…コントローラ、ACR……アダプタ・コントロ
ール・レジスタ。
Claims (1)
- １ 中央処理装置１、主記憶２、チヤネル３、コ
ントローラ１３−０，１３−１及びＩ／Ｏ１１−
０，１１−１を有し、且つ各Ｉ／Ｏに対するコマ
ンド及び終了ステータス領域を主記憶２上に持つ
データ処理システムにおいて、このコマンド領域
がチヤネル・コマンド部及びＩ／Ｏコマンド部か
ら成り、チヤネル３はＩ／Ｏコマンド部を意識せ
ずチヤネル・コマンド部のチヤネル・データ転送
制御情報に基づいてデータ転送の準備を行い、更
にＩ／Ｏからのデータ転送要求によつてデータ転
送を行うことにより、接続されたＩ／Ｏの属性を
チヤネルに持ち込まないようにした汎用Ｉ／Ｏイ
ンタフエース１２を持つ汎用チヤネル制御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180808A JPS6336461A (ja) | 1986-07-31 | 1986-07-31 | 汎用チャネル制御方式 |
| DE3725343A DE3725343C2 (de) | 1986-07-31 | 1987-07-30 | Vielzweck-Kanalsteuersystem |
| US07/433,435 US5031091A (en) | 1986-07-31 | 1989-11-08 | Channel control system having device control block and corresponding device control word with channel command part and I/O command part |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180808A JPS6336461A (ja) | 1986-07-31 | 1986-07-31 | 汎用チャネル制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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