JPH0240749A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関し、特に複数の入出力バスを
有する情報処理装置に関する。

〔従来の技術〕

元来、情報処理装置における入出力制御に関する構成は
、１本の共通バス上に（：ＰＵ（Ｃｅｎｔｒａｔ　　Ｐ
ｒｏｃｅｓｓｉｎｇ　　Ｕｎｉｔ）　と入出力制御部と
が接続されるという形態が一般むあった。

しかし、ＣＰＵの能力が向上するに従い、ＣＰＵとメモ
リとを近（に配置することにより命令実行の高速化が図
られるようになり、そのために情報処理装置内でＣＰＵ
とメモリとを接続するバス（プロセッサバス）および入
出力制御部を接続するバス（入出力バス）の２本のバス
が存在する形態が採用されるようになった。

従来、これらの２本のバスの間のバスインタフェースを
とる方式としては、以下に示すような方式が存在した。

■　２本のバスの接続点に入出カプロセッサを新たに設
け、入出力命令の形式をその入出カプロセッサに対する
ソフトウェア命令を含む新しい形式に変更する。

■　バスインタフェースのためのハードウェア（バスイ
ンタフェースユニット）内にソフトウェアにより指定で
きるレジスタを用意し、そのバスインタフェースユニッ
トに対して（バスインタフェースを特定して）入出力命
令を発行する。

■　従来の入出力命令と互換性を保持し、プロセッサバ
スに接続されている複数のバスインタフェースユニット
に対して順次入出力命令を試行して応答があるか全ての
バスインタフェースユニットに対する試行が終了するま
でその動作を繰り返す。

〔発明が解決しようとする課題〕

上述した従来の情報処理装置におけるバスインタフェー
ス方式（プロセッサバスと入出力バスとの間のバスイン
タフェースをとる方式）では、入出カプロセッサを用い
る方式（上述の■の方式）においては、入出力命令の形
式が従来のものと変更されるので、従来の情報処理装置
のソフトウェア（入出力命令）との互換性がな（なると
いう欠点がある。

また、バスインタフェースユニットに対してソフトウェ
ア命令で制御を行う方式（上述の■の方式）においても
、同様に従来の情報処理装置のソフトウェアとの互換性
がなくなるという欠点があ−る。

さらに、ソフトウェアビジビリティを保持して複数のバ
スインタフェースユニットをサポートする方式（上述の
■の方式）においては、入出力命令の試行の動作が繰り
返して行われるので、入出力命令の実行における動作速
度が遅くなるという欠点がある。

本発明の目的は、上述の点に鑑み、入出力命令の実行時
に入出力命令が伝達されるバス（プロセッサバスと入出
力バスとの間に介在するバスインタフェースユニット）
を高速に特定でき、しかも従来のソフトウェア（入出力
命令）との互換性を保持することができる情報処理装置
を提供することにある。

〔課題を解決するための手段〕

本発明の情報処理装置は、メモリ、ＣＰＵおよびバスイ
ンタフェースユニット等が接続されるプロセッサバスと
入出力制御部が接続される入出力バスとを備える情報処
理装置において、入出力制御部を特定するチャネル番号
とバスインタフェースユニットのアドレスとの変換情報
を記憶するチャネルアドレス変換ＲＡＭ　（Ｒａ　ｎｄ
　ｏｍ　　Ａｃｃｅｓｓ　　Ｍｅｍｏｒｙ）と、システ
ム立上げ時においてチャネル番号とバスインタフェース
ユニットのアドレスとの変換情報を前記チャネルアドレ
ス変換ＲＡＭに書き込むことを指示するサービスプロセ
ッサと、入出力命令を発行する際に前記チャネルアドレ
ス変換ＲＡＭに書き込まれている変換情報に基づき当該
入出力命令により指定されたチャネル番号を当該入出力
命令に係るバスインタフェースユニットのアドレスに変
換するＣＰＵとを有する。

〔作用〕

本発明の情報処理装置では、チャネルアドレス変換ＲＡ
Ｍが入出力制御部を特定するチャネル番号とバスインタ
フェースユニットのアドレスとの変換情報を記憶し、サ
ービスプロセッサがシステム立上げ時においてチャネル
番号とバスインタフェースユニットのアドレスとの変換
情報をチャネルアドレス変換ＲＡＭに書き込むことを指
示し、ＣＰＵが入出力命令を発行する際にチャネルアド
レス変換ＲＡＭに書き込まれている変換情報に基づき当
該入出力命令に劣り指定されたチャネル番号を当該入出
力命令に係るバスインタフェースユニットのアドレスに
変換する。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の情報処理装置の一実施例の構成を示
すブロック図である。本実施例の情報処理装置は、サー
ビスプロセッサｌと、ＣＰＵ２と、メモリモジュール３
（複数のメモリ）と、プロセッサバス４と、バスインタ
フェースユニット５と、入出力制御部６と、入出カバス
フと、各ＣＰＵ２に対応するチャネルアドレス変換ＲＡ
Ｍ２０とを含んで構成されている。

第２図を参照すると、ＣＰＵ２は、アドレスデコーダ２
１と、ＲＡＭアドレスセレクタ２２と、アドレスレジス
タ２３と、出力データレジスタ２４と、バスアドレスレ
ジスタ２５と、セレクタ２６と、バス出力レジスタ２７
と、データセレクタ２８と、人出カバソファ２９とを含
んで構成されている（これらの構成要素からなるブロッ
クはＣＰＵ２がプロセッサバス４にインタフェースする
部分を示している）。

プロセッサバス４は、アドレスライン４１と、データラ
イン４２とを有している。

次に、このように構成された本実施例の情報処理装置の
動作について説明する。

初めに、サービスプロセッサ１の指示によってプロセッ
サバス４を介してシステム立上げ時（本実施例の情報処
理装置を有するコンピュータシステムの立上げ時）に行
われるチャネルアドレス変換ＲＡＭ２０に対する初期設
定における動作について説明する。

サービスプロセッサ１は、′チャネルアドレス変換ＲＡ
Ｍ２０への書込み指示とともに１．入出力制御部６を特
定するチャネル番号とバスインタフェースユニット５の
アドレスとをＣＰＵ２に伝送する（チャネル番号はプロ
セッサバス４のアドレスライン４１上を伝送され、バス
インタフェースユニット５のアドレスはプロセッサバス
４のデータライン４２上を伝送される）。

ＣＰＵ２内のアドレスデコーダ２１がチャネルアドレス
変換ＲＡＭ２０に対するサービスプロセッサ１からの書
込み指示を認識すると、ＲＡＭアドレスセレクタ２２が
切り替えられてアドレスライン４１上のアドレス（入出
力制御部６を特定するチャネル番号）をチャネルアドレ
ス変換ＲＡＭ２０に供給する制御が行われる。

同時に、このチャネル番号に対応するデータライン４２
上のデータ（バスインタフェースユニット５のアドレス
）が、ＣＰＵ２内の入出カバ、ファ２９を介してチャネ
ルアドレス変換ＲＡＭ２０に書き込まれる。

続いて、ＣＰＵ２から入出力命令が発行される場合の動
作について説明する。

この場合には、入出力命令の対象の入出力制御部６を特
定するチャネル番号を示すＣＰＵ２内のアドレスレジス
タ２３の内容がＲＡＭアドレスセレクタ２２を介してチ
ャネルアドレス変換ＲＡＭ２０に加えられる。

チャネルアドレス変換ＲＡＭ２Ｇからはアドレスレジス
タ２３の内容（チャネル番号）に対応するバスインタフ
ェースユニット５のアドレスが出力され、この出力はセ
レクタ２６を介してバスアドレスレジスタ２５にセット
される。

同時に、チャネルアドレス変ｆｉＲＡＭ２０により変換
されていないアドレスレジスタ２３の内容がデータセレ
クタ２８にセントされ、このデータセレクタ２８の内容
と出力データレジスタ２４の内容とが合成されてバス出
力レジスタ２７にセットされる。

上述のようにしてバスアドレスレジスタ２５にセットさ
れたバスインタフェースユニット５のアドレスは入出力
バッファ２９を介してプロセッサバス４のアドレスライ
ン４１上に出力され、バス出力レジスタ２７にセットさ
れたチャネル番号と出力データとの合成は入出カバソフ
ァ２９を介してプロセッサバス４のデータライン４２上
に出力される。

このようにしてＣＰＵ２から発行された入出力命令（デ
ータライン４２上の出力データからなる）は、チャネル
アドレス変換ＲＡＭ２０に基づくチャネル変換動作によ
り指定されたアドレスライン４１上のアドレスにより識
別されるバスインタフェースユニット５に伝送される（
アドレスライン４１上のアドレスに基づいて指定された
バスインタフェースユニット５が応答する）。

このバスインタフェースユニット５では、データライン
４２上のチャネル番号と出力データとが分離され、入出
カバスフのバスサイクルが起動される（チャネル番号に
より識別される入出力制御部６に対して出力データから
なる入出力命令が発行される）。

〔発明の効果〕

以上説明したように本発明は、システム立上げ時にサー
ビスプロセッサから各ＣＰＵに対応するチャネルアドレ
ス変換ＲＡＭに入出力制御部を特定するチャネル番号と
バスインタフェースユニットのアドレスとの変換情報を
書き込んでおくことにより、入出力命令の実行時に入出
力命令が伝達されるバス（ＣＰＵやプロセッサバスと入
出力制御部や入出力バスとの間に介在するバスインタフ
ェースユニット）を高速に特定でき、しかも従来のソフ
トウェア（入出力命令）との互換性を保持することがで
きるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、 第２図は第１図中のＣＰＵの構成等を示すブロック図で
ある。 図において、 ｌ・・・サービスプロセッサ、 ２・・・ＣＰＵ。 ３・・・メモリモジエール、 ４　・　・ ５　・　・ ６　・　・ ７　・　・ ２０・　・ ２１・　・ ２２・　・ ２３・　・ ２４・　・ ２５・　・ ２６・　・ ２７・　・ ２８・　・ ２９・　・ ４１・　・ ４２・　・ ・プロセッサバス、 ・バスインタフェースユニット、 ・入出力制御部、 ・入出力バス、 ・チャネルアドレス変ｔｌｌｌＲＡＭ。 ・アドレスデコーダ、 ・ＲＡＭアドレスセレクタ、 ・アドレスレジスタ、 ・出力データレジスタ、 ・バスアドレスレジスタ、 ・セレクタ、 ・バス出力レジスタ、 ・データセレクタ、 ・入出カバソファ、 ・アドレスライン、 ・データラインである。

Claims (1)

1. 【特許請求の範囲】 メモリ、ＣＰＵおよびバスインタフェースユニット等が
   接続されるプロセッサバスと入出力制御部が接続される
   入出力バスとを備える情報処理装置において、 入出力制御部を特定するチャネル番号とバスインタフェ
   ースユニットのアドレスとの変換情報を記憶するチャネ
   ルアドレス変換ＲＡＭと、 システム立上げ時においてチャネル番号とバスインタフ
   ェースユニットのアドレスとの変換情報を前記チャネル
   アドレス変換ＲＡＭに書き込むことを指示するサービス
   プロセッサと、 入出力命令を発行する際に前記チャネルアドレス変換Ｒ
   ＡＭに書き込まれている変換情報に基づき当該入出力命
   令により指定されたチャネル番号を当該入出力命令に係
   るバスインタフェースユニットのアドレスに変換するＣ
   ＰＵと を有することを特徴とする情報処理装置。