JPH04267555A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04267555A JPH04267555A JP3028494A JP2849491A JPH04267555A JP H04267555 A JPH04267555 A JP H04267555A JP 3028494 A JP3028494 A JP 3028494A JP 2849491 A JP2849491 A JP 2849491A JP H04267555 A JPH04267555 A JP H04267555A
- Authority
- JP
- Japan
- Prior art keywords
- well
- type
- impurity concentration
- epitaxial layer
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
相補型絶縁ゲート電界効果トランジスタ（以下ＣＭＯＳ
トランジスタと記す）に関する。
相補型絶縁ゲート電界効果トランジスタ（以下ＣＭＯＳ
トランジスタと記す）に関する。
【０００２】
【従来の技術】従来の半導体装置は、図３に示すように
、Ｐ＋ 型シリコン基板１１上にＰ− 型のエピタキシ
ャル層１２を成長させ、エピタキシャル層１２の表面に
Ｎ型ウェル１６を選択的に形成し、この上にＶＤＤのコ
ンタクトのためのＮ＋ 型拡散層１９，Ｐ＋ 型のソー
ス領域１３及びドレイン領域１４を夫々設け、ソース領
域１３とドレイン領域１４との間にゲート酸化膜２４を
介してゲート電極２１を設けてＰチャネルＭＯＳＦＥＴ
を構成する。またＰ− 型エピタキシャル層１２の上に
ＶＳＳのコンタクトのためのＰ＋ 拡散層１５，Ｎ＋
型のソース領域１７及びドレイン領域１８を設けソース
領域１７とドレイン領域１８との間にゲート酸化膜２４
を介してゲート電極２２を設けＮチャネルＭＯＳＦＥＴ
を構成する。なお、これらＰチャネルＭＯＳＦＥＴとＮ
チャネルＭＯＳＦＥＴとの間に素子分離のためのフィー
ルド酸化膜２３が設けられている。
、Ｐ＋ 型シリコン基板１１上にＰ− 型のエピタキシ
ャル層１２を成長させ、エピタキシャル層１２の表面に
Ｎ型ウェル１６を選択的に形成し、この上にＶＤＤのコ
ンタクトのためのＮ＋ 型拡散層１９，Ｐ＋ 型のソー
ス領域１３及びドレイン領域１４を夫々設け、ソース領
域１３とドレイン領域１４との間にゲート酸化膜２４を
介してゲート電極２１を設けてＰチャネルＭＯＳＦＥＴ
を構成する。またＰ− 型エピタキシャル層１２の上に
ＶＳＳのコンタクトのためのＰ＋ 拡散層１５，Ｎ＋
型のソース領域１７及びドレイン領域１８を設けソース
領域１７とドレイン領域１８との間にゲート酸化膜２４
を介してゲート電極２２を設けＮチャネルＭＯＳＦＥＴ
を構成する。なお、これらＰチャネルＭＯＳＦＥＴとＮ
チャネルＭＯＳＦＥＴとの間に素子分離のためのフィー
ルド酸化膜２３が設けられている。
【０００３】図４（ａ），（ｂ）はラッチアップ対策を
説明するための半導体チップの模式的断面図及びその等
価回路図である。
説明するための半導体チップの模式的断面図及びその等
価回路図である。
【０００４】図４（ａ），（ｂ）に示すように、図３に
示した半導体装置の構成ではＰ＋ 型シリコン基板１１
の上にＰ− 型エピタキシャル層１２を成長させている
のに対し、この例ではＰ− 型エピタキシャル層１２と
同じ不純物濃度を有するＰ型シリコン基板２５を用いて
いる点が異っている。このＣＭＯＳトランジスタ構成に
おいて、図中に点線で示すように寄生の縦型（バーティ
カル）ＰＮＰトランジスタＴｒ１及び横型（ラテラル）
ＮＰＮトランジスタＴｒ２があるため、ＰＮＰＮ構造が
形成され、サージ電流，外来雑音，重粒子照射等が生じ
ると、半導体中に電流が流れてラッチアップ現象を引き
起こし、過大電流が流れて素子を破壊する。これらのラ
ッチアップを防ぐ対策として、次の３点を挙げることが
できる。
示した半導体装置の構成ではＰ＋ 型シリコン基板１１
の上にＰ− 型エピタキシャル層１２を成長させている
のに対し、この例ではＰ− 型エピタキシャル層１２と
同じ不純物濃度を有するＰ型シリコン基板２５を用いて
いる点が異っている。このＣＭＯＳトランジスタ構成に
おいて、図中に点線で示すように寄生の縦型（バーティ
カル）ＰＮＰトランジスタＴｒ１及び横型（ラテラル）
ＮＰＮトランジスタＴｒ２があるため、ＰＮＰＮ構造が
形成され、サージ電流，外来雑音，重粒子照射等が生じ
ると、半導体中に電流が流れてラッチアップ現象を引き
起こし、過大電流が流れて素子を破壊する。これらのラ
ッチアップを防ぐ対策として、次の３点を挙げることが
できる。
【０００５】（１）バーティカルＰＮＰトリガーモード
対策……ラテラルＮＰＮトランジスタＴｒ２のｈＦＥを
小さくするか、または基板抵抗ＲＳを小さくする。
対策……ラテラルＮＰＮトランジスタＴｒ２のｈＦＥを
小さくするか、または基板抵抗ＲＳを小さくする。
【０００６】（２）ラテラルＮＰＮトリガーモード対策
……バーティカルＰＮＰトランジスタＴｒ１のｈＦＥを
小さくするか、またはウェル抵抗ＲＷ を小さくする。
……バーティカルＰＮＰトランジスタＴｒ１のｈＦＥを
小さくするか、またはウェル抵抗ＲＷ を小さくする。
【０００７】（３）両モード共通対策……寄生トランジ
スタＴｒ１，Ｔｒ２のいずれかがオンしても、それを通
して流れる電流を制限するため抵抗ＲＳ１，ＲＷ１の抵
抗値を大きくするかあるいは、直列に抵抗を付加する。
スタＴｒ１，Ｔｒ２のいずれかがオンしても、それを通
して流れる電流を制限するため抵抗ＲＳ１，ＲＷ１の抵
抗値を大きくするかあるいは、直列に抵抗を付加する。
【０００８】従って、図３に示したエピタキシャル層を
設けたＣＭＯＳトランジスタの構造により、バーティカ
ルＰＮＰトリガーモードに対するラッチアップ耐量を向
上させることができ、図５に示すように、エピタキシャ
ル層の厚さを薄くするとバーティカルＰＮＰ耐量は顕著
に大きくなることがわかる。
設けたＣＭＯＳトランジスタの構造により、バーティカ
ルＰＮＰトリガーモードに対するラッチアップ耐量を向
上させることができ、図５に示すように、エピタキシャ
ル層の厚さを薄くするとバーティカルＰＮＰ耐量は顕著
に大きくなることがわかる。
【０００９】
【発明が解決しようとする課題】しかしながら、この従
来の半導体装置は、不純物濃度の高いＰ＋ 型シリコン
基板の上に濃度の低いエピタキシャル層を成長させるが
、エピタキシャル成長工程とウェル押し込み工程により
高温長時間の熱処理を受けるため、Ｐ＋ 型シリコン基
板の不純物が表面にせり上がってくるため、実質的にＮ
型ウェルの深さ（厚さ）は小さくなる。このＮ型ウェル
の厚さはバーティカルＰＮＰトランジスタのベース幅に
相当するので、このｈＦＥは大きくなる。また、抵抗Ｒ
Ｗ も大きくなる。この結果、ラテラルＮＰＮトリガー
は小さくなる。つまり、エピタキシャル層を設けたＣＭ
ＯＳトランジスタにおいては、ラテラルＮＰＮトリガー
が原因となるラッチアップ耐量が減少するという問題点
があった。
来の半導体装置は、不純物濃度の高いＰ＋ 型シリコン
基板の上に濃度の低いエピタキシャル層を成長させるが
、エピタキシャル成長工程とウェル押し込み工程により
高温長時間の熱処理を受けるため、Ｐ＋ 型シリコン基
板の不純物が表面にせり上がってくるため、実質的にＮ
型ウェルの深さ（厚さ）は小さくなる。このＮ型ウェル
の厚さはバーティカルＰＮＰトランジスタのベース幅に
相当するので、このｈＦＥは大きくなる。また、抵抗Ｒ
Ｗ も大きくなる。この結果、ラテラルＮＰＮトリガー
は小さくなる。つまり、エピタキシャル層を設けたＣＭ
ＯＳトランジスタにおいては、ラテラルＮＰＮトリガー
が原因となるラッチアップ耐量が減少するという問題点
があった。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
高不純物濃度の一導電型半導体基板上に設けた低不純物
濃度の一導電型エピタキシャル層と、前記エピタキシャ
ル層に設けた逆導電型ウェルと、前記ウェル及びウェル
以外の領域に形成した相補型の電界効果トランジスタを
有する半導体装置において、前記ウェルの底部に設けた
前記ウェルの表面の不純物濃度よりも高濃度の逆導電型
埋込拡散層を備えている。
高不純物濃度の一導電型半導体基板上に設けた低不純物
濃度の一導電型エピタキシャル層と、前記エピタキシャ
ル層に設けた逆導電型ウェルと、前記ウェル及びウェル
以外の領域に形成した相補型の電界効果トランジスタを
有する半導体装置において、前記ウェルの底部に設けた
前記ウェルの表面の不純物濃度よりも高濃度の逆導電型
埋込拡散層を備えている。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明の一実施例を示す半導体チッ
プの断面図である。
プの断面図である。
【００１３】図１に示すように、不純物濃度が５×１０
１８ｃｍ−３のＰ＋ 型シリコン基板１１の上に不純物
濃度が１×１０１５ｃｍ−３のＰ− 型エピタキシャル
層１２を１２μｍの厚さに成長させ、Ｐ− 型エピタキ
シャル層１２の表面にリンを選択的に拡散して表面の不
純物濃度が３×１０１６ｃｍ−３のＮ型ウェル１６を形
成する。次に、Ｎ型ウェル１６の領域に加速エネルギー
２〜３ＭｅＶでリンイオンをイオン注入し、表面から２
．５μｍの深さのＮ型ウェル１６の底部にピーク不純物
濃度が２×１０１７ｃｍ−３のＮ＋ 型埋込拡散層２０
を形成する。次に、Ｎ型ウェル１６を含む表面にフィー
ルド酸化膜２３を設けてＮ型ウェル１６とＮ型ウェル以
外のエピタキシャル層１２の領域の夫々に素子形成領域
を形成し、素子形成領域の表面にゲート酸化膜を形成す
る。次に、Ｎ型ウェル１６及びＮ型ウェル以外の素子形
成領域のゲート酸化膜の上に夫々選択的にゲート電極２
１，２２を形成する。次に、ゲート電極２１に整合して
Ｎ型ウェル１６内にＰ型の不純物濃度が１×１０２１ｃ
ｍ−３のソース領域１３及びドレイン領域１４を形成し
、ゲート電極２２に整合してエピタキシャル層１２内に
Ｎ型の不純物濃度が１×１０２１ｃｍ−３のソース領域
１７及びドレイン領域１８を形成する。なお、Ｎ型ウェ
ル１６にコンタクト用のＮ＋ 型拡散層１９及びエピタ
キシャル層１２にコンタクト用のＰ＋ 型拡散層１５を
夫々設ける。
１８ｃｍ−３のＰ＋ 型シリコン基板１１の上に不純物
濃度が１×１０１５ｃｍ−３のＰ− 型エピタキシャル
層１２を１２μｍの厚さに成長させ、Ｐ− 型エピタキ
シャル層１２の表面にリンを選択的に拡散して表面の不
純物濃度が３×１０１６ｃｍ−３のＮ型ウェル１６を形
成する。次に、Ｎ型ウェル１６の領域に加速エネルギー
２〜３ＭｅＶでリンイオンをイオン注入し、表面から２
．５μｍの深さのＮ型ウェル１６の底部にピーク不純物
濃度が２×１０１７ｃｍ−３のＮ＋ 型埋込拡散層２０
を形成する。次に、Ｎ型ウェル１６を含む表面にフィー
ルド酸化膜２３を設けてＮ型ウェル１６とＮ型ウェル以
外のエピタキシャル層１２の領域の夫々に素子形成領域
を形成し、素子形成領域の表面にゲート酸化膜を形成す
る。次に、Ｎ型ウェル１６及びＮ型ウェル以外の素子形
成領域のゲート酸化膜の上に夫々選択的にゲート電極２
１，２２を形成する。次に、ゲート電極２１に整合して
Ｎ型ウェル１６内にＰ型の不純物濃度が１×１０２１ｃ
ｍ−３のソース領域１３及びドレイン領域１４を形成し
、ゲート電極２２に整合してエピタキシャル層１２内に
Ｎ型の不純物濃度が１×１０２１ｃｍ−３のソース領域
１７及びドレイン領域１８を形成する。なお、Ｎ型ウェ
ル１６にコンタクト用のＮ＋ 型拡散層１９及びエピタ
キシャル層１２にコンタクト用のＰ＋ 型拡散層１５を
夫々設ける。
【００１４】図２は本発明のウェルの表面から深さ方向
の不純物濃度分布を示す図である。
の不純物濃度分布を示す図である。
【００１５】図２に示すように、本発明はＮ型ウェルの
底部に不純物濃度のピークを設けることにより、寄生Ｐ
ＮＰＮサイリスタ接合のバーティカルＰＮＰトランジス
タのｈＦＥと、抵抗ＲＷ を下げることができ、ラテラ
ルＮＰＮトランジスタのトリガー耐量を大きくすること
ができる。また、ラテラルＮＰＮトランジスタのｈＦＥ
や抵抗を変えないので、バーティカルＰＮＰトランジス
タのトリガー耐量は変わらない。
底部に不純物濃度のピークを設けることにより、寄生Ｐ
ＮＰＮサイリスタ接合のバーティカルＰＮＰトランジス
タのｈＦＥと、抵抗ＲＷ を下げることができ、ラテラ
ルＮＰＮトランジスタのトリガー耐量を大きくすること
ができる。また、ラテラルＮＰＮトランジスタのｈＦＥ
や抵抗を変えないので、バーティカルＰＮＰトランジス
タのトリガー耐量は変わらない。
【００１６】なお、Ｎ＋ 型シリコン基板上にＮ− 型
エピタキシャル層を成長し、Ｎ− 型エピタキシャル層
内にＰ型ウェルと、Ｐ型ウェルの底部にＰ＋ 型埋込拡
散層を有するＰ型ウェルを設けてＣＭＯＳトランジスタ
を構成しても良く、同様の効果が得られる。
エピタキシャル層を成長し、Ｎ− 型エピタキシャル層
内にＰ型ウェルと、Ｐ型ウェルの底部にＰ＋ 型埋込拡
散層を有するＰ型ウェルを設けてＣＭＯＳトランジスタ
を構成しても良く、同様の効果が得られる。
【００１７】
【発明の効果】以上説明したように本発明は、ウェルの
底面付近の不純物濃度をウェルの表面濃度より高くした
ことにより、バーティカルＰＮＰトランジスタのｈＦＥ
（Ｐウェル方式の場合はバーティカルＮＰＮトランジス
タのｈＦＥ）、ウェル抵抗ＲＷ を小さくできるのでラ
テラルＮＰＮトリガー（Ｐウェル方式の場合はラテラル
ＰＮＰトリガー）によるラッチアップ耐量を向上させる
ことができるという効果を有する。
底面付近の不純物濃度をウェルの表面濃度より高くした
ことにより、バーティカルＰＮＰトランジスタのｈＦＥ
（Ｐウェル方式の場合はバーティカルＮＰＮトランジス
タのｈＦＥ）、ウェル抵抗ＲＷ を小さくできるのでラ
テラルＮＰＮトリガー（Ｐウェル方式の場合はラテラル
ＰＮＰトリガー）によるラッチアップ耐量を向上させる
ことができるという効果を有する。
【図１】本発明の一実施例を示す半導体チップの断面図
である。
である。
【図２】本発明のウェルの表面から深さ方向の不純物濃
度分布を示す図である。
度分布を示す図である。
【図３】従来の半導体装置の一例を示す半導体チップの
断面図である。
断面図である。
【図４】ラッチアップ対策を説明するための半導体チッ
プの模式的断面図及びその等価回路図である。
プの模式的断面図及びその等価回路図である。
【図５】エピタキシャル層の厚さとトリガー電流の関係
を示す図である。
を示す図である。
１１ Ｐ＋ 型シリコン基板
１２ Ｐ− 型エピタキシャル層１３ ソ
ース領域 １４ ドレイン領域 １５ Ｐ＋ 拡散層 １６ Ｎ型ウェル １７ ソース領域 １８ ドレイン領域 １９ Ｎ＋ 型拡散層 ２０ Ｎ＋ 型埋込拡散層 ２１，２２ ゲート電極 ２３ フィールド酸化膜 ２４ ゲート酸化膜 ２５ Ｐ型シリコン基板
ース領域 １４ ドレイン領域 １５ Ｐ＋ 拡散層 １６ Ｎ型ウェル １７ ソース領域 １８ ドレイン領域 １９ Ｎ＋ 型拡散層 ２０ Ｎ＋ 型埋込拡散層 ２１，２２ ゲート電極 ２３ フィールド酸化膜 ２４ ゲート酸化膜 ２５ Ｐ型シリコン基板
Claims (1)
- 【請求項１】 高不純物濃度の一導電型半導体基板上
に設けた低不純物濃度の一導電型エピタキシャル層と、
前記エピタキシャル層に設けた逆導電型ウェルと、前記
ウェル及びウェル以外の領域に形成した相補型の電界効
果トランジスタを有する半導体装置において、前記ウェ
ルの底部に設けた前記ウェルの表面の不純物濃度よりも
高濃度の逆導電型埋込拡散層を備えたことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028494A JPH04267555A (ja) | 1991-02-22 | 1991-02-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028494A JPH04267555A (ja) | 1991-02-22 | 1991-02-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04267555A true JPH04267555A (ja) | 1992-09-24 |
Family
ID=12250228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3028494A Pending JPH04267555A (ja) | 1991-02-22 | 1991-02-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04267555A (ja) |
-
1991
- 1991-02-22 JP JP3028494A patent/JPH04267555A/ja active Pending
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