JPH03218661A - 電界効果半導体装置 - Google Patents
電界効果半導体装置Info
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- JPH03218661A JPH03218661A JP2307683A JP30768390A JPH03218661A JP H03218661 A JPH03218661 A JP H03218661A JP 2307683 A JP2307683 A JP 2307683A JP 30768390 A JP30768390 A JP 30768390A JP H03218661 A JPH03218661 A JP H03218661A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型絶縁ゲート電界効果半導体装置に関し、
特にソース，ドレイン構造に関する。
特にソース，ドレイン構造に関する。
一般にＣＭＯＳ （相補型金属酸化物）半導体装置は第
３図に示す断面構造を有している。この図はｎウェル方
式のＣＭＯＳ構造を示していて、Ｐ型基板１ｌにｎウェ
ル１５を形成し、この上に■ＤＤのコンタクトのための
ｎ＋拡散層１６，ｐ”ソース領域１４と、ｐ＋ドレイン
領域ｌ３が設けられ、ｐ＋型ソース領域１４とｐ＋型ド
レイン領域１３との上には絶縁膜を介してゲート電極１
９が設けられていてｐ−ｃｈＭＯｓＦＥＴが構成されて
いる。また、Ｐ型基板１ｌの上にｙ ｓｓのコンタクト
のためのｐ＋拡散層１２，ｎ”型ソース領域１８と、ｎ
＋型ドレイン領域１７が設けられ、ｎ＋型ソース領域１
８とｎ＋ドレイン領域１７との上には絶縁膜を介してゲ
ート電極２０が設けられてＮ−ｃｈＭＯｓＦＥＴが構成
されている。なお、これらのｐ−ｃｈＭＯｓＦＥＴおよ
びＮ − ｃ ｈ Ｍ ＯＳＦＥＴとの間にフィールド
酸化膜２１が設けられている。
３図に示す断面構造を有している。この図はｎウェル方
式のＣＭＯＳ構造を示していて、Ｐ型基板１ｌにｎウェ
ル１５を形成し、この上に■ＤＤのコンタクトのための
ｎ＋拡散層１６，ｐ”ソース領域１４と、ｐ＋ドレイン
領域ｌ３が設けられ、ｐ＋型ソース領域１４とｐ＋型ド
レイン領域１３との上には絶縁膜を介してゲート電極１
９が設けられていてｐ−ｃｈＭＯｓＦＥＴが構成されて
いる。また、Ｐ型基板１ｌの上にｙ ｓｓのコンタクト
のためのｐ＋拡散層１２，ｎ”型ソース領域１８と、ｎ
＋型ドレイン領域１７が設けられ、ｎ＋型ソース領域１
８とｎ＋ドレイン領域１７との上には絶縁膜を介してゲ
ート電極２０が設けられてＮ−ｃｈＭＯｓＦＥＴが構成
されている。なお、これらのｐ−ｃｈＭＯｓＦＥＴおよ
びＮ − ｃ ｈ Ｍ ＯＳＦＥＴとの間にフィールド
酸化膜２１が設けられている。
上記ＣＭＯＳ構成においては、第３図に点線で示すよう
に寄生の縦方向（パーティカル）ｐｍｐトランジスタＴ
ｒ．と横方向（ラテラル）ｎｐｎトランジスタＴｒ２と
が形成され、ｐｎｐｎ構造が形成され、サージ電流，外
来雑音，重粒子照射等が生じると、半導体中に電流が生
じてラッチアップ現象を引き起こし、場合によっては過
大電流が流れて回路や素子を破損することが知られ、従
来からこのラッチアップ現象を防ぐ対策や、寄生トラン
ジスタを排除する工夫が施されている。
に寄生の縦方向（パーティカル）ｐｍｐトランジスタＴ
ｒ．と横方向（ラテラル）ｎｐｎトランジスタＴｒ２と
が形成され、ｐｎｐｎ構造が形成され、サージ電流，外
来雑音，重粒子照射等が生じると、半導体中に電流が生
じてラッチアップ現象を引き起こし、場合によっては過
大電流が流れて回路や素子を破損することが知られ、従
来からこのラッチアップ現象を防ぐ対策や、寄生トラン
ジスタを排除する工夫が施されている。
第４図は第３図の従来例の寄生トランジスタ回路の透過
回路図で、この図からラッチアップ現象を防ぐためには
次の３点が上げられる。
回路図で、この図からラッチアップ現象を防ぐためには
次の３点が上げられる。
イ） トランジスタＴｒ，，Ｔｒ２をオンさせにくくす
るために抵抗Ｒｗ， Ｒｓ＋の抵抗値を小さくする。口
） トランジスタＴｒｌ，Ｔｒ２がオンしても、それを
流れる電流を制限するために抵抗ＲＳＩＲｗ＋の抵抗値
を大きくする。ハ） トランジスタＴｒ Ｉｔ Ｔ ｒ
２自身の電流増幅率（ｈｐｇ）を小さくする。
るために抵抗Ｒｗ， Ｒｓ＋の抵抗値を小さくする。口
） トランジスタＴｒｌ，Ｔｒ２がオンしても、それを
流れる電流を制限するために抵抗ＲＳＩＲｗ＋の抵抗値
を大きくする。ハ） トランジスタＴｒ Ｉｔ Ｔ ｒ
２自身の電流増幅率（ｈｐｇ）を小さくする。
しかしながら、ラッチアップ現象を防ぐためには、余分
の部品素子を付加する必要があり、レイアウト寸法が大
きくなり回路密度が低下するとか、寄生トランジスタを
排除するためＳＯＩ技術を用いたものがあるが、歩留り
スループットの制限，コスト高等の問題点を有している
。
の部品素子を付加する必要があり、レイアウト寸法が大
きくなり回路密度が低下するとか、寄生トランジスタを
排除するためＳＯＩ技術を用いたものがあるが、歩留り
スループットの制限，コスト高等の問題点を有している
。
本発明は、簡単な構成によりラップアップ現象を緩和で
きる相補型絶縁ゲート電界効果半導体装置を提供するこ
とにある。
きる相補型絶縁ゲート電界効果半導体装置を提供するこ
とにある。
上述した従来の相補型絶縁ゲート電界効果半導体装置に
対し、本発明はソース，ドレイン構造において、そのソ
ース，トレイン構造の直下に同じ導電型で導電率の小さ
い領域を設け、前記ソース領域およびドレイン領域に隣
接する部分が絶縁物あるいは、半絶縁物で囲まれている
という相違点を有する。
対し、本発明はソース，ドレイン構造において、そのソ
ース，トレイン構造の直下に同じ導電型で導電率の小さ
い領域を設け、前記ソース領域およびドレイン領域に隣
接する部分が絶縁物あるいは、半絶縁物で囲まれている
という相違点を有する。
本発明の相補型絶縁ゲート電界効果半導体装置は、第１
導電型のウェルが形成された第２導電型半導体基板の前
記第１導電型のウェルに選択的に形成された第２導電型
のソース領域および第２導電型のドレイン領域を有する
第１のＭＩＳトランジスタと、前記第２導電型半導体基
板に選択的に形成された第１導電型のソース領域および
第１導電型のドレイン領域を有する第２のＭＩＳトラン
ジスタとで構成される相補型絶縁ゲート電界半導体装置
において、前記第１のＭ工Ｓトランシスタのソース領域
２ トレイン領域の直下に、このソース領域，ドレイン
領域と同じ導電型でこれより小さな導電率を設け、前記
ソース領域およびドレイン領域に隣接する部分を、絶縁
物あるいは半絶縁物で囲んでおり、前記第２のＭＩＳト
ランジスタのソース，ドレイン領域の直下に、このソー
ス領域，ドレイン領域と同じ導電型でこれより小さな導
電率の領域を設け、前記ソース領域およびドレイン領域
に隣接する部分を、絶縁物あるいは半絶縁物で囲んであ
るものである。
導電型のウェルが形成された第２導電型半導体基板の前
記第１導電型のウェルに選択的に形成された第２導電型
のソース領域および第２導電型のドレイン領域を有する
第１のＭＩＳトランジスタと、前記第２導電型半導体基
板に選択的に形成された第１導電型のソース領域および
第１導電型のドレイン領域を有する第２のＭＩＳトラン
ジスタとで構成される相補型絶縁ゲート電界半導体装置
において、前記第１のＭ工Ｓトランシスタのソース領域
２ トレイン領域の直下に、このソース領域，ドレイン
領域と同じ導電型でこれより小さな導電率を設け、前記
ソース領域およびドレイン領域に隣接する部分を、絶縁
物あるいは半絶縁物で囲んでおり、前記第２のＭＩＳト
ランジスタのソース，ドレイン領域の直下に、このソー
ス領域，ドレイン領域と同じ導電型でこれより小さな導
電率の領域を設け、前記ソース領域およびドレイン領域
に隣接する部分を、絶縁物あるいは半絶縁物で囲んであ
るものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（Ａ）， （Ｂ）は本発明の第１の実施例を示す
図面である。この実施例は、ｎウェル１５（不純物濃度
〜１ ０ １６ｃｍ−’）が形成されたＰ型基板１１（
不純物濃度〜１ ５ １５ｃｍ−３）において、ｎウェ
ル１５の内に選択的に形成されたｐ＋型ソース領域ｌ４
およびｐ”型ドレイン領域１３（いずれも不純物濃度〜
１ ０ ２１ｃｍ−’）を有する第１のＭＯＳトランジ
スタ（ｐ−ｃｈＭＯｓＦＥＴ）を含むＣＭＯＳ半導体装
置で図において第３図と同じ番号のものは、同じものを
示している。この実施例では、第１のＭＯＳトランジス
タ（ｐ−ｃｈＭＯＳＦＥＴ）のソース領域ｌ４とドレイ
ン領域１３の直下に導電率（１〜１０Ωｃｍ）の小さな
ｐ一型領域２２と、絶縁層または半絶縁層（１０００Ω
ｃｍ程度以上）２４を設け、第１のＭＯＳトランジスタ
（ｐ−ｃｈＭＯｓＦＥＴ）と相補を構成する第２のＭＯ
Ｓトランジスタ（ｎ−ｃｈＭＯｓＦＥＴ）のンース領域
１８とドレイン領域１７の直下に導電率の小さなｎ一型
領域２３と、絶縁層または半絶縁層２４を設けている。
図面である。この実施例は、ｎウェル１５（不純物濃度
〜１ ０ １６ｃｍ−’）が形成されたＰ型基板１１（
不純物濃度〜１ ５ １５ｃｍ−３）において、ｎウェ
ル１５の内に選択的に形成されたｐ＋型ソース領域ｌ４
およびｐ”型ドレイン領域１３（いずれも不純物濃度〜
１ ０ ２１ｃｍ−’）を有する第１のＭＯＳトランジ
スタ（ｐ−ｃｈＭＯｓＦＥＴ）を含むＣＭＯＳ半導体装
置で図において第３図と同じ番号のものは、同じものを
示している。この実施例では、第１のＭＯＳトランジス
タ（ｐ−ｃｈＭＯＳＦＥＴ）のソース領域ｌ４とドレイ
ン領域１３の直下に導電率（１〜１０Ωｃｍ）の小さな
ｐ一型領域２２と、絶縁層または半絶縁層（１０００Ω
ｃｍ程度以上）２４を設け、第１のＭＯＳトランジスタ
（ｐ−ｃｈＭＯｓＦＥＴ）と相補を構成する第２のＭＯ
Ｓトランジスタ（ｎ−ｃｈＭＯｓＦＥＴ）のンース領域
１８とドレイン領域１７の直下に導電率の小さなｎ一型
領域２３と、絶縁層または半絶縁層２４を設けている。
ｐ一型領域２２はｐ＋型ソース領域１４とｐ＋型ドレイ
ン領域１３の形成時に、これより高エネルギー（２００
ｋｅＶ〜４００ｋｅＶ）で低ドーズ量（１０１１〜１０
１２ＣＩＩｌ−２）のイオン注入で形成できる。なおこ
のイオン注入は一般的にボロンを用いるが、それ以外に
酸素や窒素を用いてもよい。絶縁層または半絶縁層２４
は、酸素や窒素のイオン注入（２００〜４００ｋ ｅ
Ｖ， １ ８ｃｍ−２）にて形成できる。この深さは
、ｐ＋型ソース領域１４とｐ＋型ドレイン領域１３より
少し大きいだけで良く１μｍ程度である。同様に、ｎ一
型領域２３はｎ＋型領域ｌ８とｎ＋型領域ｌ７の形成時
に、これより高エネルギー（２００〜４００ｋｅＶ）で
低ドーズ量（１０１′〜１０Ｉ２ｃｍ−２）のイオン注
入で形成できる。このイオン注入は、ヒ素，リンなどが
用いられる。
ン領域１３の形成時に、これより高エネルギー（２００
ｋｅＶ〜４００ｋｅＶ）で低ドーズ量（１０１１〜１０
１２ＣＩＩｌ−２）のイオン注入で形成できる。なおこ
のイオン注入は一般的にボロンを用いるが、それ以外に
酸素や窒素を用いてもよい。絶縁層または半絶縁層２４
は、酸素や窒素のイオン注入（２００〜４００ｋ ｅ
Ｖ， １ ８ｃｍ−２）にて形成できる。この深さは
、ｐ＋型ソース領域１４とｐ＋型ドレイン領域１３より
少し大きいだけで良く１μｍ程度である。同様に、ｎ一
型領域２３はｎ＋型領域ｌ８とｎ＋型領域ｌ７の形成時
に、これより高エネルギー（２００〜４００ｋｅＶ）で
低ドーズ量（１０１′〜１０Ｉ２ｃｍ−２）のイオン注
入で形成できる。このイオン注入は、ヒ素，リンなどが
用いられる。
第５図は、本発明における寄生トランジスタ回路の透過
回路である。ｐ一型領域２２と絶縁層または半絶縁層２
４は、第５図において抵抗Ｒ１を追加したことになり、
同様にｎ一型領域２３と絶縁層または半絶縁層２４は抵
抗Ｒ２を追加されたことになる。ここで絶縁層または半
絶縁層２４は、ｎ一型領域２３のみでは低減できないｐ
＋型ソース領域およびｐ＋型ドレイン領域１３の側面に
係る部分の抵抗を下げるために必要である。これにより
、従来の技術で説明した口）の電流を制限する効果およ
びエミッタ注入効率の低下、ハ）のトランジスタＴ ｒ
ｌ＋ Ｔ ｒ ２のバイアスを逆バイアスにして実質
的にｈＦＥを小さくする効果が得られる。
回路である。ｐ一型領域２２と絶縁層または半絶縁層２
４は、第５図において抵抗Ｒ１を追加したことになり、
同様にｎ一型領域２３と絶縁層または半絶縁層２４は抵
抗Ｒ２を追加されたことになる。ここで絶縁層または半
絶縁層２４は、ｎ一型領域２３のみでは低減できないｐ
＋型ソース領域およびｐ＋型ドレイン領域１３の側面に
係る部分の抵抗を下げるために必要である。これにより
、従来の技術で説明した口）の電流を制限する効果およ
びエミッタ注入効率の低下、ハ）のトランジスタＴ ｒ
ｌ＋ Ｔ ｒ ２のバイアスを逆バイアスにして実質
的にｈＦＥを小さくする効果が得られる。
したがってラッチアップ現象を防止または緩和すること
ができる。
ができる。
第２図（Ａ）， （Ｂ）は、本発明の第２の実施例を示
す図面である。この実旅例は第１の実施例での絶縁層ま
たは半絶縁層２４の形成方法がイオン注入に依っていた
のに対し、トレンチ溝を形成し、熱酸化膜２６を付け、
Ｃ Ｖ Ｄ Ｓ ｉ ０ ２膜２５によって溝を生める
ことにより形成する。この時トレンチ溝の慄さは、１μ
ｍ程度でよいため、トレンチ溝形成による問題はなく、
先の実施例１では、高エネルギーの酸素のイオン注入を
用いたため、それに誘起される欠陥により、リーク電流
が発生する恐れがあったが、この実施例では欠陥が発生
することはないので、この点において優れている。
す図面である。この実旅例は第１の実施例での絶縁層ま
たは半絶縁層２４の形成方法がイオン注入に依っていた
のに対し、トレンチ溝を形成し、熱酸化膜２６を付け、
Ｃ Ｖ Ｄ Ｓ ｉ ０ ２膜２５によって溝を生める
ことにより形成する。この時トレンチ溝の慄さは、１μ
ｍ程度でよいため、トレンチ溝形成による問題はなく、
先の実施例１では、高エネルギーの酸素のイオン注入を
用いたため、それに誘起される欠陥により、リーク電流
が発生する恐れがあったが、この実施例では欠陥が発生
することはないので、この点において優れている。
また、実施例ｌおよび実施例２は、ｎウェル方式を用い
たが、ｐウェル方式においても同様である。
たが、ｐウェル方式においても同様である。
以上説明したように本発明は、ＭＯＳＦＥＴのソースト
レイン領域の直下に、それより導電率の小さい領域を設
け、前記ソース領域およびドレイン領域に隣接する部分
を絶縁層または半絶縁層で囲んだ構造にすることにより
、回路密度の大きな低下や歩留りの低下を伴うことなく
ラッチアップ現象を防止、または緩和できる相補型絶縁
ゲート電界効果半導体装置を提供できる効果がある。
レイン領域の直下に、それより導電率の小さい領域を設
け、前記ソース領域およびドレイン領域に隣接する部分
を絶縁層または半絶縁層で囲んだ構造にすることにより
、回路密度の大きな低下や歩留りの低下を伴うことなく
ラッチアップ現象を防止、または緩和できる相補型絶縁
ゲート電界効果半導体装置を提供できる効果がある。
さらに、ソース，ドレイン領域の底面および側面の拡散
容量を低減でき、トランジスタの動作速度を高速にでき
る効果もある。
容量を低減でき、トランジスタの動作速度を高速にでき
る効果もある。
４
第１図（Ａ）， （Ｂ）および第２図（Ａ）， （Ｂ）
はそれぞれ本発明の第１および第２の実施例を示す図面
、第３図は相補型絶縁ゲート電界効果半導体装置の従来
例を示す断面図、第４図は第３図の従来例のラッチアッ
プ現象を説明するための等価回路図、第５図は本発明の
ラッチアップ現象防止策を説明するための等価回路図で
ある。 １１・・・・・・Ｐ型基板、１２・・・・・・ｐ＋拡散
層、１３・・・・・・ｐ＋型ドレイン領域、１４・・・
・・・ｐ＋型ソース領域、ｌ５・・・・・・ｎウェル、
１６・・・・・・ｎ＋拡散層、１７・・・・・・ｎ＋型
ドレイン領域、１８・・・・・・ｎ＋型ソース領域、１
９．２０・・・・・・ゲート電極、２１・・・・・・フ
ィールド酸化膜、２２・・・・・・ｐ一型領域、２３・
・・・・・ｎ一型領域、２４・・・・・・絶縁層または
半絶縁層、２５・・・・・・ＣＶ Ｄ Ｓ ｉ０ ２膜
、２６・・・・・・熱酸化膜。
はそれぞれ本発明の第１および第２の実施例を示す図面
、第３図は相補型絶縁ゲート電界効果半導体装置の従来
例を示す断面図、第４図は第３図の従来例のラッチアッ
プ現象を説明するための等価回路図、第５図は本発明の
ラッチアップ現象防止策を説明するための等価回路図で
ある。 １１・・・・・・Ｐ型基板、１２・・・・・・ｐ＋拡散
層、１３・・・・・・ｐ＋型ドレイン領域、１４・・・
・・・ｐ＋型ソース領域、ｌ５・・・・・・ｎウェル、
１６・・・・・・ｎ＋拡散層、１７・・・・・・ｎ＋型
ドレイン領域、１８・・・・・・ｎ＋型ソース領域、１
９．２０・・・・・・ゲート電極、２１・・・・・・フ
ィールド酸化膜、２２・・・・・・ｐ一型領域、２３・
・・・・・ｎ一型領域、２４・・・・・・絶縁層または
半絶縁層、２５・・・・・・ＣＶ Ｄ Ｓ ｉ０ ２膜
、２６・・・・・・熱酸化膜。
Claims (1)
- 第１導電型のウェルが形成された第２導電型半導体基板
の前記第１導電型のウェルに選択的に形成された第２導
電型のソース領域および第２導電型のドレイン領域を有
する第１のＭＩＳトランジスタと、前記第２導電型半導
体基板に選択的に形成された第１導電型のソース領域お
よび第１導電型のドレイン領域を有する第２のＭＩＳト
ランジスタとで構成される相補型絶縁ゲート電界半導体
装置において、前記第１のＭＩＳトランジスタのソース
領域、ドレイン領域の直下に、このソース領域、ドレイ
ン領域の導電率より小さな導電率で同じ導電型の領域を
設け、前記ソース領域およびドレイン領域に隣接する部
分を、絶縁物あるいは半絶縁物で囲んでおり、前記第２
のＭＩＳトランジスタのソース、ドレイン領域の導電率
より小さな導電率で同じ導電型の領域を設け、前記ソー
ス領域およびドレイン領域に隣接する部分を、絶縁物あ
るいは半絶縁物で囲んでいることを特徴とする電界効果
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2307683A JPH03218661A (ja) | 1989-11-15 | 1990-11-14 | 電界効果半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29802189 | 1989-11-15 | ||
| JP1-298021 | 1989-11-15 | ||
| JP2307683A JPH03218661A (ja) | 1989-11-15 | 1990-11-14 | 電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03218661A true JPH03218661A (ja) | 1991-09-26 |
Family
ID=26561341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2307683A Pending JPH03218661A (ja) | 1989-11-15 | 1990-11-14 | 電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03218661A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5384477A (en) * | 1993-03-09 | 1995-01-24 | National Semiconductor Corporation | CMOS latchup suppression by localized minority carrier lifetime reduction |
-
1990
- 1990-11-14 JP JP2307683A patent/JPH03218661A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5384477A (en) * | 1993-03-09 | 1995-01-24 | National Semiconductor Corporation | CMOS latchup suppression by localized minority carrier lifetime reduction |
| US5441900A (en) * | 1993-03-09 | 1995-08-15 | National Semiconductor Corporation | CMOS latchup suppression by localized minority carrier lifetime reduction |
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