JPH04268467A

JPH04268467A - 半導体検査装置

Info

Publication number: JPH04268467A
Application number: JP3028981A
Authority: JP
Inventors: Katsuhito Honda; 本多　勝仁
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1991-02-25
Filing date: 1991-02-25
Publication date: 1992-09-24
Anticipated expiration: 2015-01-11
Also published as: JP2996520B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は出力ノイズ検査により被
測定半導体デバイスなどを検査する半導体検査装置に関
するものである。

【０００２】

【従来の技術】以下、従来より行われてきた被測定半導
体デバイスより出力されるノイズの検査方法について説
明する。

【０００３】図４は従来の半導体検査装置の構成を示す
ブロック図である。図４において、被測定半導体デバイ
ス１の出力端子は増幅器２を介して検波器３に接続され
、被測定半導体デバイス１からのノイズの平均値検波を
行う。検波器３の出力端子はＡ／Ｄ変換器４を介して中
央演算処理装置（以下ＣＵＰという）５に接続され、平
均値検波されたノイズはＡ／Ｄ変換されてＣＵＰ５で信
号処理される。以上の検波器３、その後段のＡ／Ｄ変換
器４さらにその後段のＣＵＰ５により測定装置６が構成
されている。

【０００４】上記構成により、以下、その動作を説明す
る。まず、被測定半導体デバイス１の出力端子から出力
されたノイズは増幅器２に入力され、図５のＡに示すよ
うに、適当な大きさまで増幅されてノイズ波形ａ１　と
なる。この増幅されたノイズ波形ａ１　は検波器３に入
力され、平均値検波などの手段による検波を行ってノイ
ズ検波波形ｂ１　を出力する。この平均値検波されたノ
イズ検波波形ｂ１　はＡ／Ｄ変換器４でＡ／Ｄ変換され
た後、ＣＵＰ５に取り込まれる。このＣＵＰ５には、あ
らかじめ検査の合否判定の許容範囲がテストプログラム
により設定されており、実測値と比較して合否判定を行
う。このとき、ノイズ検波波形ｂ１　は、許容レベルＲ
１　よりも小さいのでＣＵＰ５は良品と判定される。ま
た、増幅ノイズ波形が図５のＢに示すように、ノイズ波
形ａ２　で、そのノイズ検波波形がノイズ検波波形ｂ２
　の場合には、ノイズ検波波形ｂ２　が許容レベルＲ１
　よりも大きくなって不良品と判定されることになる。

【０００５】

【発明が解決しようとする課題】しかしながら上記従来
の構成では、通常のノイズに対してシリコンスライス結
晶の欠陥などによる性質の異なるパルス性ノイズが発生
した場合でも、図５のＣに示す増幅パルスノイズ波形ａ
３　を検波器３で平均値検波しているため、ノイズレベ
ル測定時に選択した検波器３のＣＲ時定数や一定期間内
に発生したパルス性ノイズの発生数とそのレベルの関係
により、良品と判定される場合が生じてくる。すなわち
、パルス性ノイズの一定期間発生回数が少なく、そのパ
ルス幅が小さくかつパルスノイズレベルも特に大きくは
なく、しかも、パルス性ノイズ測定時に選択した検波器
３のＣＲ定数はパルス性ノイズ発生間隔と比較して大き
い値となっているような場合、パルス性ノイズを完全に
検出することができず、ノイズ検査の合否判定では、図
５のＣに示すように、パルス性ノイズ検波波形ｂ３　の
信号レベルが許容レベルＲ１　以下に収まってしまい不
良判定することができないという問題を有していた。

【０００６】本発明は上記従来の問題を解決するもので
、パルス性ノイズの許容レベルよりも悪いパルス性ノイ
ズが発生した場合にも確実に不良判定することができる
半導体検査装置を提供することを目的とするものである
。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に本発明の半導体検査装置は、被測定半導体デバイスよ
り出力されるノイズ信号を整流して平滑する整流平滑手
段と、パルス性ノイズ許容基準レベルを出力する許容基
準レベル出力手段と、前記整流平滑手段と許容基準レベ
ル出力手段からの出力レベルを比較して信号出力する比
較手段と、前記比較手段からの出力パルスのカウント値
が所定時間内にパルス性ノイズ許容回数に至ったかどう
かを検出するカウンタと、前記整流平滑手段からの出力
レベルがノイズ許容レベル範囲かどうかを判定して前記
被測定半導体デバイスのノイズ検査をするとともに、前
記カウンタからの検出信号により前記パルス性ノイズを
良否判定して前記被測定半導体デバイスのパルス性ノイ
ズ検査をする中央演算処理装置とを備えたものである。

【０００８】また、本発明の半導体検査装置の中央演算
処理装置を、整流平滑手段における平滑部を構成してい
るＣＲ時定数を可変してノイズ周波数帯域を制御可能に
構成するとともに、許容基準レベル出力手段の許容基準
レベルを可変制御可能に構成し、かつ、カウンタのカウ
ンタゲート時間およびパルス性ノイズ許容回数を可変制
御可能に構成したものである。

【０００９】

【作用】上記構成により、パルス性ノイズ許容基準レベ
ル以上のパルス性ノイズが所定時間内に許容回数に至っ
たかどうかを検出してパルス性ノイズの良否を判定する
ので、パルス性ノイズの許容レベルよりも悪いパルス性
ノイズが発生した場合には確実に不良判定可能となる。

【００１０】また、被測定半導体デバイスを量産した場
合、被測定半導体デバイスより出力されるノイズ周波数
帯域は各ロット毎にばらつくが、ＣＰＵにより平滑部の
ＣＲ時定数を可変制御して各ロット毎のノイズ周波数帯
域に適合させることが可能なため、平滑周波数が制御さ
れてノイズ周波数帯域が各ロット毎にばらついても最適
に対応させることが可能となる。また、ＣＰＵによりパ
ルス性ノイズ許容基準レベル、カウンタゲート時間およ
びパルス性ノイズ許容回数を可変制御可能に構成したの
で、パルス性ノイズはそのレベルおよび所定時間内での
発生回数にばらつきが生じるが、これに最適な状態で対
応させることが可能となる。以上により、被測定半導体
デバイスの良否判定許容範囲を最適に設定可能な半導体
検査装置が得られる。

【００１１】

【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。図１は本発明の一実施例の半導体検
査装置の構成を示すブロック図である。図１において、
被測定半導体デバイス１１は整流器１２、その後段の平
滑器１３に接続され、被測定半導体デバイス１１の出力
端子からのノイズ信号は全波整流された後、平滑される
。平滑器１３の出力端の一方はＡ／Ｄ変換器１４を介し
てＣＰＵ１５に接続され、平滑器１３で平滑されたノイ
ズ信号はＡ／Ｄ変換された後、ＣＰＵ１５に取り込まれ
て信号処理される。また、平滑器１３の出力端の他方は比較手段としてのコ
ンパレータ１６の−入力端子に接続され、コンパレータ
１６の＋入力端子は、パルス性ノイズのレベル検査にお
ける合否判定の基準許容レベルを出力する許容基準レベ
ル出力手段としての基準電圧源１７に接続されて、平滑
ノイズレベルと基準許容レベルとを比較する。コンパレ
ータ１６の出力端はカウンタ１８に接続され、コンパレ
ータ１６からの出力パルスをカウントし、このカウント
値が所定時間内にパルス性ノイズ許容回数に至ったかど
うかを検出するように構成されている。このカウンタ１
８にはＢＣＤカウンタを用いており、あらかじめリレー
によってカウンタ１８のカウントビットをコントロール
してパルス性ノイズ発生許容回数が設定され、パルス性
ノイズ発生許容回数がカウントされるとハイレベルの信
号を出力する。このカウンタ１８の出力端はＮＡＮＤ回
路（図示せず）を介してフリップフロップ回路１９に接
続され、さらに、フリップフロップ回路１９の出力端は
Ａ／Ｄ変換器２０を介してＣＰＵ１５に接続され、フリ
ップフロップ回路１９の出力信号をＡ／Ｄ変換した信号
により、ＣＰＵ１５において被測定半導体デバイス１１
のパルス性ノイズレベル検査における良否判定を行うよ
うに構成されている。また、ＣＰＵ１５はカウンタ１８
およびフリップフロップ回路１９に接続され、ＣＰＵ１
５で設定されたカウントパルス取込み時間にＣＰＵ１５
からリセットパルスを出力する。以上のＡ／Ｄ変換器１
４、２０およびＣＰＵ１５により測定装置２１を構成し
ている。

【００１２】上記構成により、以下、その動作を説明す
る。被測定半導体デバイス１１から出力されるノイズ信
号を整流器１２で全波整流し、この全波整流されたノイ
ズ信号を平滑器１３で平滑することによりＤＣレベルに
変換する。まず、ＤＣレベルに変換された平滑器１３か
らの出力は測定装置２１のＡ／Ｄ変換器１４に入力され
てＡ／Ｄ変換された後、ＣＰＵ１５に取り込まれる。こ
のＣＰＵ１５にはあらかじめノイズ検査の良否判定の許
容範囲がテストプログラムにより設定されており、これ
と実測値とを比較して被測定半導体デバイス１１のノイ
ズ検査における良否判定を行う。

【００１３】ここで、図２は図１の各要部におけるノイ
ズ波形図であり、図２のＡは被測定半導体デバイスが良
品の場合を示し、図２のＢは被測定半導体デバイスが不
良品の場合を示している。被測定半導体デバイス１１が
良品の場合であれば、図２のＡに示すように、被測定半
導体デバイス１１の出力端子部ｄにおけるノイズ波形ｄ
１　は整流され平滑されてＡ／Ｄ変換器１４の入力端子
部ｅにおけるノイズ波形ｅ１　となるが、このノイズ波
形ｅ１　のノイズレベルは許容レベルＲ１　以下に収ま
る。また、被測定半導体デバイス１１が不良品の場合で
あれば、図２のＢに示すように、被測定半導体デバイス
１１の出力端子部ｄにおけるノイズ波形ｄ２　は，整流
平滑されてＡ／Ｄ変換器１４の入力端子部ｅにおけるノ
イズ波形ｅ２　となるが、このノイズ波形ｅ２　のノイ
ズレベルは許容レベルＲ１　を越えてしまう。

【００１４】次に、上記ノイズ検査で良品と判定された
場合に、パルス性ノイズの検査へ移る。被測定半導体デ
バイス１１から出力されるノイズは整流平滑された後、
コンパレータ１６の−入力端子に入力している。一方、
コンパレータ１６の＋入力端子には、基準電圧源１７よ
りパルス性ノイズレベルの検査における良否判定許容レ
ベルをＤＣ基準電圧に置き換えて印加されている。この
とき、コンパレータ１６の−入力のパルス性ノイズの平
滑レベルが＋入力の良否判定許容基準レベルより大きい
場合にはコンパレータ１６からの出力はローレベルの信
号出力となる。逆に、平滑レベルが良否判定許容基準レ
ベルより小さい場合にはコンパレータ１６からの出力は
ハイレベルの信号出力となる。

【００１５】ここで、図３は図１の各要部におけるノイ
ズ波形とパルス性ノイズ波形図であり、図３のＡは被測
定半導体デバイスよりパルス性ノイズが発生していない
良品の場合を示し、図３のＢは被測定半導体デバイスよ
りパルス性ノイズが発生している不良品の場合を示して
いる。被測定半導体デバイス１１が良品の場合であれば
、図３のＡに示すように、被測定半導体デバイス１１の
出力端子部ｄにおけるノイズ波形ｄ３　は整流されて平
滑され良否判定許容レベルと比較されてコンパレータ１
６の出力端子部ｆにおけるハイレベルのノイズ波形ｆ３
　となる。また、被測定半導体デバイス１１が不良品の場合であれ
ば、図３のＢに示すように、被測定半導体デバイス１１
の出力端子部ｄにおけるパルス性ノイズ波形ｄ４　は整
流されて平滑され良否判定許容レベルと比較されて、コ
ンパレータ１６の出力端子部ｆにおけるパルス性ノイズ
波形ｆ４　は、パルス性ノイズ発生期間だけローレベル
の信号に切り換わる。

【００１６】このパルス性ノイズの良否判定をするため
に、コンパレータ１６の出力をカウンタ１８に入力して
コンパレータ１６からの出力パルスをカウントする。こ
のカウンタ１８ではパルス性ノイズ発生許容回数が設定
されており、ＣＰＵ１５に設定されたカウントパルス取
込み時間、つまり所定テスト時間の期間中にカウンタ１
８に入力されてくる出力パルスの数が、カウンタ１８に
設定されたパルス性ノイズ発生許容回数よりも多いか少
ないかを判定することにより被測定半導体デバイス１１
の良否判定が可能となる。つまり、このカウンタ１８の
出力は通常ローレベルの信号であるが、カウンタ１８へ
の入力パルスがハイレベルからローレベルへ切り換わる
タイミングでカウントを行い、カウンタ１８に設定され
たパルス性ノイズ発生許容回数と同じ回数カウントされ
ると、カウンタ１８の出力はハイレベルの信号に切り換
わる。すなわち、コンパレータ１６からの出力パルスの
カウント値が所定時間内にパルス性ノイズ許容回数に至
ったかどうかを検出している。そして、このカウンタ１
８からの出力はＮＡＮＤ回路（図示せず）を介してフリ
ップフロップ回路１９に入力される。このとき、ＮＡＮ
Ｄ回路（図示せず）は、パルス性ノイズが不良と判断さ
れた場合にはローレベルの信号を出力し、また、パルス
性ノイズが良と判断された場合にはハイレベルの信号を
出力することになる。そして、その後段のフリップフロ
ップ回路１９の出力は、図３のＡに示すように、フリッ
プフロップ回路１９の出力端子部ｇにおいてパルス性ノ
イズが良と判断された場合には許容レベルＲ２　以下の
ローレベルのノイズ波形ｇ３　であるが、ＮＡＮＤ回路
（図示せず）からフリップフロップ回路１９への入力パ
ルスがハイレベルの信号からローレベルの信号へ切り換
わるタイミングでハイレベルの信号に切り換わる。すな
わち、フリップフロップ回路１９の出力は、図３のＢに
示すように、フリップフロップ回路１９の出力端子部ｇ
においてパルス性ノイズが不良と判断されるタイミング
で許容レベルＲ２　以上のハイレベルのパルス性ノイズ
波形ｇ４　に切り換わる。このパルス性ノイズ波形ｇ４
　はパルス性ノイズ波形ｆ４　を反転してＣＰＵ１５の
判定許容範囲の論理に合わせたものである。そして、一
旦、フリップフロップ回路１９の出力レベルがハイレベ
ルの信号に切り換わると、ＣＰＵ１５からのテスト開始
またはテスト終了に同期してリセットパルスがフリップ
フロップ回路１９に入力されない限りハイレベルの信号
出力を維持する。このリセットパルスは上記ノイズ検査
を開始するときにカウンタ１８およびフリップフロップ
回路１９に最初に入力し、これにより、カウンタ１８お
よびフリップフロップ回路１９の出力レベルはリセット
される。そして、このフリップフロップ回路１９からの
出力信号はＡ／Ｄ変換器２０でＡ／Ｄ変換された後、Ｃ
ＰＵ１５に取り込まれる。

【００１７】このように、ノイズ検査とパルス性ノイズ
検査で別々のＡ／Ｄ変換器１４、２０を用い、実測値を
同時にＡ／Ｄ変換器１４、２０まで取り込んで同一のＣ
ＰＵ１５により別々に判定を行うパルス性ノイズ検査の
良否判定は、ノイズ検査時のようなリニアな許容範囲を
設定するのではなく、パルス性ノイズが発生したかどう
かを判定するために、ディジタル的な判定レベルを代用
し、パルス性ノイズが発生した場合はフリップフロップ
回路１９の出力をハイレベルとし、パルス性ノイズが発
生しなかった場合はフリップフロップ回路１９の出力を
ローレベルとするように設定し、ＣＰＵ１５でフリップ
フロップ回路１９の出力レベルの実測値より半導体デバ
イス１１の良否判定を行う。

【００１８】また、半導体デバイス１１を量産した場合
、検査時に半導体デバイス１１から出力されるノイズの
周波数帯域のばらつきは避けられない。そこで平滑器１
３を構成するＣＲ時定数を測定装置２１内のＣＰＵ１５
により可変自在に構成し、ノイズの周波数帯域に合致し
た平滑周波数を設定して対応する。

【００１９】さらに、パルス性ノイズ検査において、コ
ンパレータ１６の＋入力端子に印加するパルス性ノイズ
レベルの許容基準レベルは、測定装置２１内のＣＰＵ１
５により制御される基準電圧源１７により供給されてお
り、これはＣＰＵ１５のプログラムにより可変自在に構
成可能である。また、カウンタ１８の入力パルス取り込
み期間およびその期間中に発生する許容レベルよりも大
きいパルス性ノイズの許容発生回数もＣＰＵ１５のプロ
グラムにより可変自在に構成可能である。したがって、
被測定半導体デバイス１１を量産した場合に、パルス性
ノイズレベルおよび一定期間の発生回数がばらついた場
合には、それらの変化に合致したパルス性ノイズ許容レ
ベルや入力パルス取り込み期間および許容発生回数をＣ
ＰＵ１５により適宜設定してこれに最適に対応すること
が可能である。

【００２０】

【発明の効果】以上のように本発明によれば、単なるノ
イズだけではなくパルス性ノイズの許容レベルよりも悪
いパルス性ノイズが発生した場合にも確実に不良判定を
することができるものである。また、ＣＰＵにより、ノ
イズ周波数帯域、パルス性ノイズ許容基準レベル、カウ
ンタゲート時間およびパルス性ノイズ許容回数を被測定
半導体デバイスのばらつきに対して可変することができ
、被測定半導体デバイスの良否判定許容範囲を最適に設
定することができるものである。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体検査装置の構成を示
すブロック図である。

【図２】図１の各要部におけるノイズ波形を示し、図２
のＡは被測定半導体デバイスが良品の場合のノイズ波形
図、図２のＢは被測定半導体デバイスが不良品の場合の
ノイズ波形図である。

【図３】図１の各要部におけるノイズ波形とパルス性ノ
イズ波形を示し、図３のＡは被測定半導体デバイスより
パルス性ノイズが発生していない良品の場合のノイズ波
形図、図３のＢは被測定半導体デバイスよりパルス性ノ
イズが発生している不良品の場合のパルス性ノイズ波形
図である。

【図４】従来の半導体検査装置の構成を示すブロック図
である。

【図５】図４の各要部におけるノイズ波形とパルス性ノ
イズ波形を示し、図５のＡは被測定半導体デバイスが良
品の場合のノイズ波形図、図５のＢは被測定半導体デバ
イスが不良品の場合のノイズ波形図、図５のＣは被測定
半導体デバイスよりパルス性ノイズが発生している不良
品の場合のパルス性ノイズ波形図である。

【符号の説明】

１１　　　　被測定半導体デバイス１２　　　　整流器１３　　　　平滑器１５　　　　ＣＰＵ１６　　　　コンパレータ１７　　　　基準電圧源１８　　　　カウンタ

Claims

【特許請求の範囲】

【請求項１】被測定半導体デバイスより出力されるノイ
ズ信号を整流して平滑する整流平滑手段と、パルス性ノ
イズ許容基準レベルを出力する許容基準レベル出力手段
と、前記整流平滑手段と許容基準レベル出力手段からの
出力レベルを比較して信号出力する比較手段と、前記比
較手段からの出力パルスのカウント値が所定時間内にパ
ルス性ノイズ許容回数に至ったかどうかを検出するカウ
ンタと、前記整流平滑手段からの出力レベルがノイズ許
容レベル範囲かどうかを判定して前記被測定半導体デバ
イスのノイズ検査をするとともに、前記カウンタからの
検出信号により前記パルス性ノイズを良否判定して前記
被測定半導体デバイスのパルス性ノイズ検査をする中央
演算処理装置とを備えた半導体検査装置。
【請求項２】中央演算処理装置を、整流平滑手段におけ
る平滑部を構成しているＣＲ時定数を可変してノイズ周
波数帯域を制御可能に構成するとともに、許容基準レベ
ル出力手段の許容基準レベルを可変制御可能に構成し、
かつ、カウンタのカウンタゲート時間およびパルス性ノ
イズ許容回数を可変制御可能に構成した請求項１記載の
半導体検査装置。