JPH04268651A - 情報処理装置のメモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、単一の半導体集積回路
に集積化された情報処理装置のメモリ制御回路に関し、
特に、処理データを記憶するメモリが外部に接続される
情報処理装置のメモリ制御回路に関する。

【０００２】

【従来の技術】近年、アナログ信号をデジタル的な手法
によって処理する情報処理装置（ＤＳＰ：デジタル・シ
グナル・プロセッサ）がワンチップ半導体集積回路上に
形成されるに至った。このようなＤＳＰは、外部にＤＲ
ＡＭ等のデータ記憶用のメモリを接続し、処理すべきデ
ジタルデータの書き込み及び読み出しを行っている。通
常、ＤＳＰが信号処理を開始する際、あるいは、信号処
理のモードが変わる際には、外部のメモリのクリアをし
なければならない。そのために、ＤＳＰは、メモリの先
頭アドレスから最終アドレスまでの各アドレスに「０」
を書き込むプログラムを備えている。

【０００３】

【発明が解決しようとする課題】従来のＤＳＰを用いて
例えばオーディオ信号の信号処理を行う場合、外部接続
されたメモリに過去のオーディオデジタルデータを保存
しておき、適当な間隔でデータを読み出し所定の比率で
現在のデータに加算することによって、残響効果やサラ
ウンド効果を実現することができる。

【０００４】ところが、信号処理のモードが変わったと
き、メモリのクリアを行うプログラムを実行すると、そ
の間は信号処理プログラムが実行できなくなるために、
信号処理結果の出力が途切れ、音が再生されなくなって
しまう。また、メモリのクリアは、各アドレス毎に書き
込み命令が必要とするため、メモリクリアのプログラム
ステップ数が増大してしまう。

【０００５】一方、信号処理モードが変わったときに、
メモリのクリア動作を行わないと、再生音に不所望な異
音が混入して、音の品質を低下させる不都合がある。

【０００６】

【課題を解決するための手段】本発明は、上述した点に
鑑みて創作されたものであり、メモリの書き込み及び読
み出しを指示するアクセス開始信号によってメモリの各
種制御信号を出力するメモリアクセス制御回路と、前記
メモリの書き込み及び読み出しアドレスがセットされる
アドレス設定回路と、情報処理装置のデータ処理モード
が変わった際に出力されるモード変更信号によってセッ
トされるメモリ書き替えフラグと、モード変更後に前記
メモリの最初の書き込みを行うアドレスを保持する書き
込みスタートアドレス保持レジスタと、前記アドレス設
定回路に設定された書き込みアドレスと前記スタートア
ドレス保持レジスタに保持されたアドレスを比較し、一
致検出出力によって前記メモリ書き替えフラグをリセッ
トする比較回路と、前記メモリから読み出されたデータ
を入力し保持するデータ入力回路と、前記メモリ書き替
えフラグの出力によって制御され、前記データ入力回路
の出力と固定データを切り替えて出力する切り替え回路
とを備え、前記モード変更時に前記メモリの書き替えが
一巡するまで読み出されたデータに代わって前記固定デ
ータを出力することを特徴とするものである。

【０００７】

【作用】本発明によれば、データ処理モードが変更され
ると、モード変更信号によりメモリ書き替えフラグがセ
ットされると共に、メモリの最初の書き込みアドレスが
アドレス設定回路及びスタートアドレス保持レジスタに
セットされる。これにより、切り替え回路は、メモリか
ら読み出されるデータの代わりに「０」を情報処理装置
の内部に出力するため、切り替わったデータ処理にメモ
リの古いデータが使用されなくなる。そして、順次メモ
リの書き込みが進みアドレス設定回路に設定された書き
込みアドレスがスタートアドレス保持レジスタに記憶さ
れたアドレスと等しくなったとき、比較回路の出力によ
ってメモリ書き替えフラグがリセットされるので、切り
替え回路は、メモリから読み出されたデータを情報処理
装置の内部に出力する。従って、メモリの書き替え中は
、メモリに記憶された古いデータが使用されず、書き替
えが一巡した後メモリのデータ処理が行われるようにな
るため、メモリを最初にクリアする必要がなくなる。

【０００８】

【実施例】図１は、本発明の実施例を示すブロック図で
あり、１は情報処理装置、２はメモリアクセス制御回路
、３はアドレス設定回路、４はデータ入出力回路、５は
メモリ書き替えフラグ、６は書き込みスタートアドレス
保持レジスタ、７は比較回路、８は切り替え回路、９は
データバス、１１はＤＲＡＭである。

【０００９】図１において、ＤＲＡＭ１０は、情報処理
装置１に外部接続されるメモリであり、例えば１Ｍビッ
トの記憶容量を有し、８ビット単位でデータが記憶され
る。

【００１０】メモリアクセス制御回路２は、情報処理装
置１によってメモリの書き込み命令及び読み出し命令が
実行されたとき、情報処理装置１の内部（インストラク
ションデコーダ）から出力されるアクセス制御信号ＡＣ
Ｃによって動作し、ＤＲＡＭ１０を制御するための制御
信号＊ＲＡＳ、＊ＣＡＳ、＊ＷＥ、＊ＯＥを出力すると
共に、アドレス設定回路３、データ入出力回路４及び比
較回路７を制御するための制御信号ＡＤＣＮＴ、ＩＯＣ
ＮＴ、及び、ＣＯＭＰを出力する。

【００１１】アドレス設定回路３は、情報処理装置１か
らデータバス９に送出されたＤＲＡＭ１０の書き込み及
び読み出しアドレスを保持するレジスタから構成され、
制御信号ＩＯＣＮＴによってロ−アドレスとカラムアド
レスを順番にＤＲＡＭ１０に出力する。

【００１２】データ入出力回路４は、メモリアクセス制
御回路２が書き込みを制御する時には、データバス９に
送出されたデータを入力して保持しＤＲＡＭ１０に出力
し、メモリアクセス制御回路２が読み出しを制御する時
には、ＤＲＡＭ１０から読み出されたデータを保持する
。

【００１３】書き込みスタートアドレス保持レジスタ６
は、データ処理モードが変更された後に、最初の書き込
みアドレスが情報処理装置１からデータバス９に出力さ
れるとこのアドレスを入力して保持するレジスタであり
、保持されたデータは比較回路７の一方の入力に印加さ
れる。

【００１４】比較回路７は、メモリアクセス制御回路２
から書き込み状態のときに出力される制御信号ＣＯＭＰ
によってその動作が制御され、アドレス設定回路３に設
定された書き込みアドレスと書き込みスタートアドレス
保持レジスタ６に保持されたアドレスとを比較するもの
であり、両者が一致したとき一致検出出力を発生する。

【００１５】メモリ書き替えフラグ５は、データ処理の
開始時及びデータ処理モードの変更時に出力されるモー
ド変更信号ＣＨＧによってセットされ、比較回路７の一
致検出出力によってリセットされる。メモリ書き替えフ
ラグ５の出力Ｑは、ＤＲＡＭの書き替え中を示すフラグ
として情報処理装置１の内部に出力されるとともに切り
替え回路８に印加される。

【００１６】切り替え回路８は、一方の入力にデータ「
０」が印加され、他方の入力にＤＲＡＭ１０から読み出
されたデータを保持するデータ入出力回路４の出力が印
加される。そして、メモリ書き替えフラグ５がセットさ
れている場合には、データ「０」をデータバス９に出力
し、メモリ書き替えフラグ５はリセットされている場合
にはデータ入出力回路４に保持されたデータをデータバ
ス９に出力する。

【００１７】次に、図１に示された回路の動作を説明す
る。データ処理が開始されたときあるいはデータ処理モ
ードが変更されたとき、モード変更信号ＣＨＧが出力さ
れるため、メモリ書き替えフラグ５はセット状態となる
。これにより、切り替え回路８はデータ「０」を選択す
る。この状態で、情報処理装置１において新データを書
き込むための書き込み命令が実行されると、アクセス制
御信号ＡＣＣがメモリアクセス制御回路２に印加される
ともに、情報処理装置１の内部に設けられた書き込みア
ドレスカウンタ（図示しないが、情報処理装置１が有す
るＲＡＭで構成される）に保持されている書き込みアド
レスがデータバス９を介してアドレス設定回路３及び書
き込みスタートアドレス保持レジスタ６にセットされ、
更に、書き込むべきデータがデータバス９を介してデー
タ入出力回路４にセットされる。これにより、メモリア
クセス制御回路２は、ＤＲＡＭ１０にデータを書き込む
ための書き込み制御を行うべく、制御信号＊ＲＡＳ、＊
ＣＡＳ、＊ＷＥ、＊ＯＥを出力する。更に、メモリアク
セス制御回路２は、制御信号ＡＤＣＮＴにより、アドレ
ス設定回路３から制御信号＊ＲＡＳと＊ＣＡＳに同期さ
せて、ロ−アドレスとカラムアドレスを順番にＤＲＡＭ
１０に出力させ、制御信号ＩＯＣＮＴにより、データ入
出力回路４に保持されたデータをＤＲＡＭ１０に出力さ
せる。よって、ＤＲＡＭ１０の指定されたアドレスにデ
ータが書き込まれる。

【００１８】上述のデータの書き込みが終了すると、情
報処理装置１は、データ処理を行うために読み出し命令
が必要な回数だけ実行される。読み出し命令が実行され
ると、アクセス制御信号ＡＣＣが出力されるとともに、
情報処理装置１内部の読み出しアドレスカウンタ（図示
しない情報処理装置１のＲＡＭによって構成される）に
保持されている読み出しアドレスがデータバス９を介し
てアドレス設定回路３にセットされる。これにより、メ
モリアクセス制御回路２はＤＲＡＭ１０からデータを読
み出すべく制御信号＊ＲＡＳ、＊ＣＡＳ、＊ＯＥを出力
すると共に、制御信号ＡＤＣＮＴ及びＩＯＣＮＴを出力
する。ここで、ＤＲＡＭ１０から読み出されたデータは
データ入出力回路４に入力され保持される。しかし、切
り替え回路８は、データ「０」を選択しているために、
データ入出力回路４に保持されたデータは、データバス
９には出力されず、データ「０」がデータバス９に出力
される。このデータ「０」は、情報処理装置１に取り込
まれ処理されるが、例えばオーディオ信号の処理、特に
残響音の処理の場合には、現在のデータに過去のデータ
が加算されないことになるため、再生音に残響音がなく
なるだけで不快な異音が混入することはなくなる。

【００１９】上述の書き込みと読み出しが繰り返し行わ
れ、書き込みスタートアドレス保持レジスタ６に保持さ
れた書き込みアドレスと同じ書き込みアドレスがアドレ
ス設定回路３に設定されると、即ち、データ処理モード
が変更されてから新データの書き込みが一巡した場合、
メモリアクセス制御回路２から書き込み制御時に出力さ
れる制御信号ＣＯＭＰによって、比較回路７が動作しア
ドレス設定回路３のアドレスと書き込みスタートアドレ
ス保持レジスタ６のアドレスとの一致が検出される。こ
の一致検出出力によりメモリ書き替えフラグ５がリセッ
トされると、切り替え回路８は、データ「０」の選択か
らデータ入出力回路４の出力に切り替える。従って、そ
の後、ＤＲＡＭ１０から読み出されるデータは、切り替
え回路８からデータバス９を介して情報処理装置１の内
部に取り込まれ処理される。

【００２０】このように、データの書き込みが一巡する
まで、ＤＲＡＭ１０から読み出されたデータを採用せず
、固定デー「０」を使用することにより、データ処理モ
ードの変更時にＤＲＡＭ１０を全てクリアする必要がな
くなる。更に、データ処理モードの変更後、すぐに変更
された処理を実行できることになる。

【００２１】

【発明の効果】上述の如く、本発明によれば、データ処
理の開始時及びデータ処理モードの変更時に、外部接続
されたメモリのクリア処理を行う必要がなくなるので、
メモリクリアのプログラムが不要となり、プログラムス
テップ数が削減され、ソフト作成者の負担が軽減される
利点がある。また、データ処理を直ちに実行することが
できるので、処理結果の出力が途切れることなく得られ
るものである。特に、オーディオ信号処理の場合には、
再生音が途切れることもなく、また、異音が混入するこ
ともなくなるため、再生音の品質が向上する利点がある
。

【図面の簡単な説明】

【図１】本発明の実施例を示すブロック図である。

【符号の説明】

１　　　　　　情報処理装置 ２　　　　　　メモリアクセス制御回路３　　　　　　
アドレス設定回路 ４　　　　　　データ入出力回路 ５　　　　　　メモリ書き替えフラグ ６　　　　　　書き込みスタートアドレス保持レジスタ
７　　　　　　比較回路 ８　　　　　　切り替え回路 ９　　　　　　データバス １０　　　　　　ＤＲＡＭ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　メモリの書き込み及び読み出しを指示
   するアクセス開始信号によってメモリの各種制御信号を
   出力するメモリアクセス制御回路と、前記メモリの書き
   込み及び読みだしアドレスがセットされるアドレス設定
   回路と、情報処理装置のデータ処理モードが変わった際
   に出力されるモード変更信号によってセットされるメモ
   リ書き替えフラグと、モード変更後に前記メモリの最初
   の書き込みを行うアドレスを保持する書き込みスタート
   アドレス保持レジスタと、前記アドレス設定回路に設定
   された書き込みアドレスと前記スタートアドレス保持レ
   ジスタに保持されたアドレスを比較し、一致検出出力に
   よって前記メモリ書き替えフラグをリセットする比較回
   路と、前記メモリから読み出されたデータを入力し保持
   するデータ入力回路と、前記メモリ書き替えフラグの出
   力によって制御され、前記データ入力回路の出力と固定
   データを切り替えて出力する切り替え回路とを備え、前
   記モード変更時に前記メモリの書き替えが一巡するまで
   読み出されたデータに代わって前記固定データを出力す
   ることを特徴とする情報処理装置のメモリ制御回路。