JPS63204592A - メモリリフレツシユ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はメモリリフレッシュ制御方式に関し、特に情報
処理装置にお（）る主記憶のダイナミック型ランダムア
クセスメモリのりフレフシ１制御方式に関する。

従来技術 従来のこの種のダイナミック型うンダｌ＼アクセスメモ
リのリフレッシュ制御方式を、図面を用いて説明づる。

第２図に示すのが、典へ？的なダイブミック型２５６に
ｂｉｔｘ　１構成のランダムアクセスメモリブツブの外
観図であり、第３図が当該メモリチップのビンの名称と
Ｉ能とを夫々対応して示ずものである。

例えば、物理ビン番シシ１はピン名称へ８であり、これ
ｔ、１９ビツトからなるアドレスのうちの１ビツトの入
力ビンである。このメモリはｌ’＜ＡＳ、Ｃ△Ｓ、ＷＩ
Ｅの３つの制御入力ビンを待っており、この３つの制御
ビンの組含拷によって４つの動作モードすなわら、ライ
１−七−ド、リード七−ド、すフレッシコモード、スタ
ンバイ［−ドを選択するようになっている。この様子を
第４図に示す。

また、このメモリは２５６にｂｉｔＸ　１の構成であっ
てアドレスが１８ビツト必要であるが、アドレスだ（プ
で１８ビンら必要となり、チップサイズを大きくしてし
まう。そこで、このアドレスを２分割して上位９ビツト
（カラムアドレスと称する）と下位９ビツト（ロウアド
レスと称する）とし、それぞれＣＡＳ、ＲＡＳ信号が“
０″レベルになったときに内部にそのアドレスを取込む
ようになっている。

第５ｊ図にメモリブツブのアドレスピンと内部アドレス
の関係を示す。第５図において、２°〜２１７はアドレ
スの手みづけであり、２０〜２８がロウアドレス、２９
〜２１７がカラムアドレスになっている。また、２１〜
２８はリフレッシュアドレスと称しており、このうちの
あるひとつのアドレスが一度アクセスされた、すなわち
リードサイクルかライトサイクルかりフレッシュサイク
ルかのいずれかになった侵、４ミリ秒以内に再びアクセ
スされればそのアドレスがリフレッシュされる。

これをこのリフレッシュアドレスすべてに対して行うこ
とにより、このメモリのすべでの記憶素子がフリレッシ
ュされる。従って、４ミリ秒÷２８−１６マイクロ秒ご
とにリフレッシュアドレスを１ずつ増加させ、かつリー
ドサイクルでメ℃りを動性さＵれば、ブ［１ｔ！ツサか
ら読出しかまたは２１込み指示がなくても主記憶はその
記憶内容を保持し続りることになる。

第６図にはこのメ［りの４つの動作モード時の各入出力
ｇ＝子のタイムチ↑ｌ−トを示す。例えば、メＬりから
記憶されいるデータを読出す場合、ＲＡ　Ｓ　＝　０と
してＡＯ〜八８へロウアドレスを入力し、次にＣＡＳ＝
０どしてＡＯ−Ａ８にカラムアドレスを入力すれば、［
）ｏｕｔ端ｆに該当づるアドレスのデータが表われる。

プロセッサが主記憶をアクセスする場合、基本的には第
７図のようなアドレス、ライトデータ。

リードデータおよびＲＥＡＤ、ＷＲＩＴＥ指示信号のイ
ンタフェースであるのが酋通である。例えば、主記憶か
らデータを読出すときは、アドレス線に読出したいデー
タのアドレスを出力し、ＲＥＡＤ　（、ｉ￥′Ｊ・を出
すことによって、主記憶はリードデーク信号線に読出さ
れたデータを出力し、プロセッサはこれを内部に取込む
。これらの条件を満すグイノミツク望ランダムアクセス
メモリを主記憶とする情報処理装首の例を第８図に示す
。

この情報処ｙＰ装置はダイナミック型ランダムアクセス
メモリを主２ａ！２５とし、その主記憶２５に格納され
た命令語によって、同じく主記憶２５に格納されたデー
タの処理を行うプロセッサ２４と、このブロセッ１Ｊ２
４から出された読出しまたは書込み指示信号から、：ｔ
−記憶２５のリード／ライ１へ／リフレッシュサイクル
のタイミングを発生するリフレッシュコントローラ２６
とからなっている。

この装置の動作を簡単に説明すると、プロセッサ２４が
主記憶２５からデータを読出したい場合、１８ビツトの
アドレスレジスタ２７に主記憶２５のアドレスをセット
し、ＲＥ　Ａ　Ｄ信号を出力する。

これに応答してリフレッシュコントローラ２６はまずア
ドレスレジスタ２７のアドレスのうらロウアドレス部９
ビットをアドレスマルチプレクサ２８、ロウアドレスセ
レクタ３２を選択して主記憶２５の八〇−Ａ８に出力し
タイミング発生回路２９によりＲＡＳ−０とする。

次に、アドレスレジスタ２７のアドレスのうちカラムア
ドレス部９ビットを同じようにアドレスフル１プレクサ
２８．ロウアドレスセレクタ３２を選択して主記憶のへ
〇〜へ８に出力し、タイミング発生回路２９によりＣＡ
Ｓ＝Ｏとする。すると、主記憶２５は第６図に示すリー
ドサイクルであるため、該当するアドレスのデータをＤ
ＱＩＪｔ端子に出力し、プロセッサ２４はこのデータを
取込む。また、このリフレッシュコントローラ２６は１
６ＩＪｓのパルス発生器３１を内蔵しており、１６埒毎
に主記憶２５がリフレッシュサイクルになるように制御
している。これは、１６虐毎に１加口される８ビツトの
リフレッシュカウンタ３０の出力が△０〜Δ７に入力さ
れるように、ロウアドレスセレクタ３２を選択し、タイ
ミング発生回路２９によりＲＡＳ−０とすることによっ
て行っている。

この際に問題となるのは、プロセッサ２４がＲＥＡＤ信
号またはＷＲＩＴＥ信号を出力し、かつリフレッシュコ
ントローラ２６が主記憶２５に対してリフレッシュサイ
クルを実行するように制御する場合には、通常はタイミ
ング発生回路２９からプロセッサを持たせるＩ−Ｉ　Ａ
　Ｌ　Ｔ信号を出力してフリレッシュサイクルとプロセ
ッサの主記憶の動作要求との競合を、プロセッサのＲＥ
ＡＤまたはＷＲＩＴＥ要求を遅らせることによって回Ｍ
するようになっている。

すなわち、ＨＡＬＴ信号がリフレッシュコントローラ２
６から出されると、プロセッサ２４は動性停止し、リフ
レッシュサイクルｆｌＩわると）ＩＡＬＴ信号が出なく
なり、再びプロセッサ２４はＲＥＡＤ信号を出力し、今
度はリフレッシュコントローラ２６は要求を受付けて主
記憶２５はリードサイクルにはいる。この様子を第９図
に示す。

このように、第８ＦｎのＪ、うな従来の情報処理装置で
は、一定周期でリフレッシュサイクルを動作させるため
に、一定周期のパルス発生器３１と、リフレッシュアド
レスを発生ずるりフレッシコカウンタ３０と、プロセッ
サからのアドレスとりフレフシ１カウンタ３０とを選択
して出力するセレクタ３２ど、リフレッシュサイクルと
プロセッサからの１（［Δｒ）／ＷＲＩＴＥＷＲＩＴＥ
信号た時にプロセッサ”を停」１−状態にさせる回路２
９を内蔵している。

上述した従来のダイナミック型ランダムアクセスメモリ
のリフレッシュ制御方式は、一定周期毎に主記憶をリフ
レッシュ１ノイクルで動作させ、しかも（の際ブロセッ
十Ｙから主記憶への動作要求があると、ブロセッ（すを
停止状態にさせるというバードウノアが必要である。す
イｚわら、リフレッシュアドレスを発生するリフレッシ
ュカウンタと、リフレッシ」カウンタとプロセッサから
のアドレスを選択するセレクタと、リフレッシュ勺イク
ルとブロセッ（１からのＲＥＡＤ／ＷＲｔＴＥ要求が競
合した時にプロセッサを停止状態にさせる回路とが必要
であるという欠点がある。

発明の目的 本発明の目的は、筒中な回路構成でダイナミック型ラン
ダムアクセスメモリのリフレッシュを行うことができる
メモリリフレッシュ制御方式を提供することである。

発明の構成 本発明によれば、ダイナミック型ランダムアクセスメモ
リからなる主記憶に格納されている命令語を制御記憶に
格納されているマイク［１命令により解読して実行する
ようにした情報処理装置におＧＪるメモリリフレッシュ
制御方式であって、前記制御記憶にその固定番地から前
記主記憶のリフレッシュ８作を行うためのマイクロ命令
を予め格納しておき、一定周期で前記固定番地を生成し
てマイクロ命令に対して割込みを発生する手段を設け、
前記制御記憶に格納へれているマイクロ命令が命令語の
処理を行っている途中において前記固定番地に７１１１
込みが発生した場合、前記命令語の処理の終了時点で前
記固定番地から始まるマイクロ命令により前記主記憶の
リフレッシュ動性を行うようにしたことを特徴とするメ
モリリフレッシュ制御方式が観１られる。

１府上 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すブロック図である。主
記憶２は第２図に示づ２５６にｂｉｔｘ　１　ｂｉｔ　
Ｈｉ成のダイナミック型ランダムアクセスメモリを並列
に３２個並べて２５６に旧ｔＸ３２ｂ口構成とした１記
憶装置である。ＲＡＳ、ＣΔＳ、ＷＥのそれぞれの信号
にＪ：ってライト［−ド、リードＬ−ド、リフレッシュ
モード、スタンバイモードが夫々選択可能となっている
。また、ロウアドレス、カラムアドレス、リフレッシュ
アドレスの定義、Ｊ３Ｊ、びそれぞれ４つの動作℃−ド
時の信号線のダプミックヂｉ！−トなとは第４図〜第７
図に示づ゛とＪ３す、従来技術の第８図で説明したもの
と同じである。

ブロセッ奢す１は主記憶２に格納されている命令］−ド
部とオペランドとなるレジスタの指定部および主記憶２
のアドレス指定部からなる命令語を読出して解読し、同
じく主記憶２に格納されているデータを読出して演算し
、その演算結果を主記憶２に格納する情報処理装置であ
る。

リフレッシュコントローラ３はプロセッサ１から土間＋
ｒ１２へのデータの読出しまたは書込みを指示する信号
およびアドレス信号を受取り、主記憶２の［（ΔＳ、Ｃ
ＡＳ、ＷＥ、ＡＯ〜八８の信号のタイミングをへ成する
回路である。

命令レジスタ４は主記憶２に保持されていた命令語を読
出して一時保持するレジスタである。データレジスタ５
は主記憶２に保持されていたデータを読出して一時保持
するレジスタである。命令デコーダ６は命令レジスタ４
の命令コード部から対応するマイクロ命令の開始番地を
出力するデコーダである。マイクロ命令アドレスレジス
タ７は実行中のマイクロ命令の次のマシンサイクルに実
行するマイクロ命令のアドレスを保持するレジスタであ
る。固定番地発生器８は主記憶２のリフレッシュ動作を
するマイクロ命令の先頭アドレスを発生する回路である
。４ＩＩＩＳパルス発生回路９は主記憶２の電荷が一定
は以下になって記憶されている内容が失われる時間より
も短い４ミリ秒周期でパルスを発生する回路である。

マイクロ命令アドレスセレクタ１０はマイクロ命令が命
令レジスタ４に格納されている命令語の処理途中ではマ
イク［１命令アドレスレジスタ７の内容を出力し、また
命令器ｎの最後のマシンサイクルでは命令デコーダ６の
内容を出力する。また、このセレクタ１０は命令語の最
後のマシンサイクルで４ｍｓパルス発生回路９からのパ
ルスがあると、固定番地発生器８の内容を出力するセレ
クタである。次マイクロ命令アドレス発生器１１；ま、
マイクロ命令アドレスセレクタ１０の出力に１を加えて
マイクロ命令アドレスレジスタ７にセットする回路であ
る。

制御記憶１２は第１０図にそのフォーマットを示すマイ
クロ命令を保持しており、そのマイクロ命令は命令語の
最後の処理をするマイクロ命令ステップであることを意
味している。このマイクロ命令はマイクロ命令アドレス
セレクタ１０を制御するフィールド“Ｅ　Ｎ　Ｄ　”と
、主記憶２へのデータの読出しおよび書込みの実行を指
示するフィールド゛Ｉ　Ｒ！１．“Ｗ”と、命令レジス
タ４に保持された命令語を解読して指定されたオペラン
ドに対して演Ωを行うことを制御するフィールド゛ＳＥ
Ｌ　１４　”　、　　“５ＥＬ１７″、Ｓ　Ｅ　Ｌ　１
８　”　。

°゛ΔＬ　Ｕ　”〜”　Ｄ　Ｉ　Ｒ″、定数を指定する
フィールド’　ＣＯＮ　Ｓ　Ｔ　”からなる第１０図に
示すような形式である。

マイクロ命令レジスタ１３は制御記憶１２の出力を一時
保持し、その出力でマイクロ命令アドレスセレクタ１０
やオペランドの演算を制御して主記憶２へのデータの読
出しおよび書込みの実行を指示するレジスタである。

ここで、このプロセッサの命令語のフォーマットを第１
１図に示すと、ＯＰは命令コード部であり、命令デコー
ダ６の入力となる。ＧＲｌは汎用レジスタ指定部であり
セレクタ１４の入力となる。

ＧＲ２も汎用レジスタ指定部でありセレクタ１４の入力
となる。Ｄは主記憶のアドレスのディスプレースメント
（変位）部でありセレクタ１７の入力どなる。

第１２図に代表的な２つの命令について命令コードとそ
の機能について示す。例えばＡＤＭＧは命令コードはＱ
２　　（ｔｌｅｘ、）であり、ＧＲ２で指定される汎用
レジスタとＤの和をアドレスとするワードを主記憶から
読出してＧＲｌで指定される汎用レジスタとの和を計算
し、Ｇ　Ｒ１で指定される汎用レジスタに格納する命令
である。

固定番地発生器１５は汎用レジスタ群１６の中に含まれ
る命令カウンタ値を取出すために、命令カウンタ値が格
納されているアドレスを発生してセレクタ１４に入力す
る回路である。セレクタ１４は命令レジスタ４のＧＲＩ
、ＧＲ２および固定番地発ｌ［・器１５の出力を、マイ
ク［１命令レジスタ１３の５ＥＬ１４フイールドで選択
して出力して汎用レジスタ群１６のアドレスとなるセレ
クタである。汎用レジスタ群１６は命令カウンタを含み
、各種演算を行うための複数の汎用レジスタを右するレ
ジスタ群である。

セレクタ１７は命令レジスタ４のＤフィールドと、デー
タレジスタ５と、汎用レジスタｌ’ｆｆ１６と、後述す
るワークレジスタ２０とをマイクロ命令レジスタ１３の
５ＥＬ２フイールドで選択して出力し、後述する演算器
１９の片方の入力とするセレクタである。セレクタ１８
はマイクロ命令レジスタ１３のＣ０Ｎ５Ｔフイールドの
内容と、ワークレジスタ２０の出力とをマイク〔１命令
レジスタ１３の５ＥＬ３フイールドによって選択して出
力し、後述する演ｎ器１９のもうｌｔ方の入力とするセ
レクタである。

演算器１９はセレクタ１７とセレクタ１８を入力とし、
マイクロ命令レジスタ１３のＡＬＵフィールドによって
制御され、演算を行って後述するワークレジスタ２０お
よびアドレスレジスタ２１に出力するものである。ワー
クレジスタ２０は演算器１９の出力を一時保持し、セレ
クタ１７．セレクタ１８．汎用レジスタ群１６の入力と
し、また主記憶２の書込みデータとするレジスタである
。

アドレスレジスタ２１は？１ｌｒｉｔＩ器１つの出力を
一時保持し、主記憶２のアドレスとするレジスタである
。

アドレスマルブブレクリ２２はアドレス２１に保持され
るアドレスのカラムアドレス部とロウアドレス部とをタ
イミング発生回路２３の制御で選択して主記憶２のアド
レスＡＯ−Ａ８に出力するセレクタである。タイミング
発１１回路２３はマイクロ命令レジスタ１３のＷ、Ｒフ
ィールドにより出力されるＷＲＩＴＥ、、ＲＥΔＤ信号
から主記憶２のＲＡＳ、ＣＡＳ、ＷＥ、およびアドレス
マルヂブレクサ２２の選択をするタイミングを発生する
回路である。

次に順を追ってこの回路の動作を説明する。前に述べた
ΔＤＭＧ命令および１記ｆｉ２のリフレッシュ動作を詳
しく説明する。第１３図は第１図の制御記憶１２に格納
されているマイクロ命令のうち、へ〇ＭＧ命令を処理す
るモジュールと、主記憶２のリフレッシュ動作を制御す
るモジュールを扱き出して示したものである。

まず、命令レジスタ４にＡＤＭＧ命令が格納されると、
命令コード部が命令デコーダ６によって）゛二ｌ−ドさ
れて、その処理の開始番地である００Ｑ（ｆｌｅｘ、）
を出力し、マイクロ命令アドレスセレクタ１０を通って
制御記憶１２のアドレスとなり、０００（ＩＩＱＸ、）
番地を読出してマイクロ命令レジスタ１３にセットされ
る。このマイクロ命令の内容は、セレクタ１４をＧＲ２
に、セレクタ１７を汎用レジスタ群１６にして、ＧＲ２
の内容を読出してワークレジスタ２０にセットすること
を意味している。これと同時にマイクロ命令アドレスは
レクタ１０の出力であるＯ　ＯＯ（ｌｌｅＸ、）に、次
マイクロ命令アドレス発生困１１によって１が加えられ
て００１（Ｈｅｘ、）がマイクロ命令アドレスレジスタ
７にセットされる。

従って、次のマシンサイクルでは、マイクロ命令アドレ
スレジスタ７の出力００１（ｆｌｅｘ、）がマイクロ命
令アドレスセレクタ１０を通って制御記憶１２をアクセ
スし、その結果、ＯＯ１（ｌｌｅＸ、）番地のマイクロ
命令が実行される。以下同様に００２．００３，００４
．・・・・・・と続けてマイクロ命令が実行される。

さて、ＯＯ１（ｌｌｃｘ、）番地のマイクロ命令では、
セレクタ１７を命令レジスタ４のＤ（変位）フィールド
を出力するように制御し、ワークレジスタ２０をセレク
タ１８から出力し、ワークレジスタの内容と、命令レジ
スタのＤ部とを加粋してアドレスレジスタ２１にセット
する。次に、００２（ｆｌａｘ、　）番地のマイク［１
命令では、主記憶２への読出し指示信号を出力し、ＧＲ
ｌの内容８Ｌ！レクタ１７および演Ｑ器１９を通してワ
ークレジスタ２０にセットし、また主記憶２の出力をｆ
−タレジスタにセットする。

次に、００３（ｆｌｅｘ、）番地のマイクロ命令でｔよ
、データレジスタ５の内容と、１ノークレジスタ２０の
内容とを加算して再びワークレジスタ２０にセットする
。次に００４　（ｆｌｅｘ、）番地のマイクロ命令では
、ｄｔ用レしスタｌ！￥１６のＧ　Ｒ１にワークレジス
タ２０の内容を占込む。

次に、ＯＯ５（ｆｌａｘ、）番地のマイクロ命令では、
汎用レジスタ群１６に含まれる命令カウンタの内容をセ
レクタ１７に読出し、マイク［１命令レジスタ１３のＣ
０Ｎ５Ｔフイールドの定数１を加えて次の命令語の主記
憶２に格納されているアドレスを５１算してワークレジ
スタ２０とアドレスレジスタ２１にセットする。次に、
ＯＯ６（ｌｌｅｘ、）番地のマイクロ命令では、ＡＤＭ
Ｇ命令の処理の最後のステップであることを示す信号を
マイクロ命令アドレスセレクタ１０に出力し、主記憶２
の読出し指示信号を出力し、ワークレジスタ２０の内容
を汎用レジスタ群１６の命令カウンタが保持されている
部分に書込み、命令レジスタ４には次に実行すべき命令
語をセットする。

次のマシンサイクルでは、この命令語の処理がＡＤＭＧ
命令と同様に始まる。この００６（ｌ（ａｘ、）番地の
マイク［１命令を実行しているときに、４１ｓパルス発
生回路９からパルスが出力されていると、マイクロ命令
アドレスセレクタ１０は固定番地発生器８の内容を出力
して、リフレッシュ制御ルーブンへとジャンプする。こ
の１００　（ｆｌａｘ、）番地ではワークレジスタ２０
とアドレスレジスタ２１に初期値Ｏをセットする。次の
１０１（ＩＩＱＸ、）番地では、ワークレジスタ２０の
値に２を加えてリフレッシ１アドレスを変え、再びワー
クレジスタ２０とアドレスレジスタ２１にヒットシ、ま
た主記憶２を読出す。これをリフレッシコアドレスすべ
てに１して繰返して、２００　（ＩＩＱＸ、）番地で終
了すると、次のマシンサイクルでは中断されていた次の
命令の実行がｉｆ１間される。

以上のように、記憶素子から電荷が失われてその記憶内
容が失われる前にパルスを発生さけ、そのパルスの発生
があった時点でマイクロ命令は命令語の処理を終えた侵
に、主記憶のりフレッシコ！ＩＩＩＪ作を行うマイクロ
命令シーケンスに分岐してリレッシュを行い、その終了
後に再び次の命令の実行を再開・するのである。

発明の詳細 な説明したように本発明によれば、グイナミックｙ１ラ
ンダムアクセスメエリのリフレッシュ制御をマイクロ命
令で行うことにより、従来必要であったリフレッシュア
ドレスを発生させるリフレッシュカウンタと、リフレッ
シｌアドレスとリフレッシュカウンタとを選択するセレ
クタと、リフレッシュサイクルとブロセッ（Ｊ−からの
ＲＥＡＤ／ＷＲＩＴＥ要求が競合した時にプロセッサを
停止状態にする回路とが必要でなくなり、簡単なハード
ウェアでダイナミック型ランダムアクセスメモリのりフ
レッシコを行うことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例である情報処理装置の構成を
表わすブロック図、第２図はダイナミック型ランダムア
クセスメモリの外観図、第３図は第２図のメモリのピン
番号とそれに対応する機能を示した図、第４図は第２図
のメモリの動作モードと制御信号との関係を示した図、
第５図は第２図のメ［りのアドレス入力端子と内部アド
レス。 カラムアドレス、ロウアドレス、リフレッシュアドレス
の関係を示した図、第６図は第２図のメ七りの各動作モ
ードにＪ７ける信号線の時間的推移を示したタイムチャ
ート、第７図はプロセッサと主記憶の一般的なインタフ
ェースのタイムチャート、第８図は従来のダイナミック
型ランダムアクセスメモリを主記憶とづる情報処理装置
の一例を示したブロック図、第９図は第８図の情報処理
像；ｎにおいてリフレッシュコントローラが主記憶に対
してリフレッシュサイクルを実行している時にプロセッ
サから主記憶のリード要求がでたときの様子を示寸タイ
ムヂャート、第１０図は第１図の情報処理像７１のマイ
クロ命令の形式とその意味を示した図、第１１図【よ第
１図の情報処理装置の命令語の形式を示した図、第１２
図は第１図の情報処理装置の命令の例とその機能とを示
した図、第１３図は第１図の情報処理装置においてＡＤ
ＭＧ命令の処理および主記憶のリフレッシュを制御する
マイクロ命令例を示す図ある。 主要部分の符号の１涜明 １・・・・・・プ［１セッリ ２・・・・・・主記憶 ３・・・・・・リフレッシュコントローラ８・・・・・
・固定番地発生器 ９・・・・・・４ｍｓパルス発生回路 １０・・・・・・マイクロ命令アドレスセレクタ１１・
・・・・・次マイクロ命令アドレス発生器１２・・・・
・・ル（制御記憶

Claims (1)

【特許請求の範囲】
1. ダイナミック型ランダムアクセスメモリからなる主記憶
   に格納されている命令語を制御記憶に格納されているマ
   イクロ命令により解読して実行するようにした情報処理
   装置におけるメモリリフレッシュ制御方式であって、前
   記制御記憶にその固定番地から前記主記憶のリフレッシ
   ュ動作を行うためのマイクロ命令を予め格納しておき、
   一定周期で前記固定番地を生成してマイクロ命令に対し
   て割込みを発生する手段を設け、前記制御記憶に格納さ
   れているマイクロ命令が命令語の処理を行っている途中
   において前記固定番地に割込みが発生した場合、前記命
   令語の処理の終了時点で前記固定番地から始まるマイク
   ロ命令により前記主記憶のリフレッシュ動作を行うよう
   にしたことを特徴とするメモリリフレッシュ制御方式。