JPH04268808A - ラッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データの入力端子と、
同期信号として与えられるクロックに呼応してデータス
ルー，データホールドの状態切り換えを行う制御部とを
含んで成り、上記入力端子からの入力データを上記クロ
ックに同期して出力可能とするラッチ回路、さらにはそ
れにおける制御部の改良技術に関し、例えば科学技術計
算用の大型コンピュータなどに搭載される超高速ＬＳＩ
の内蔵論理回路に適用して有効な技術に関する。

【０００２】

【従来の技術】ラッチ回路、特にＤ型ラッチ回路は、通
常データ入力端子や、データ出力端子、クロック入力端
子、セット端子、リセット端子を有し、上記データ入力
端子に与えられたデータを、上記クロック入力端子に与
えられたクロックに同期して上記出力端子から出力する
機能を有する。このようなラッチ回路は、図２に示され
るように状態の変化するクロックＣＬＫＧが上記クロッ
ク入力端子に与えられた場合に、当該クロックＣＬＫＧ
のパルス幅に呼応してデータスルー（Ｔ）状態、データ
ホールド（Ｈ）状態の切り換えが行われる。例えば当該
クロックＣＬＫＧのハイレベル期間においてデータスル
ー状態とされ、当該クロックＣＬＫＧのローレベル期間
においてデータホールド状態とされる。データスルー状
態では、そのときデータ入力端子に与えられるデータが
そのまま出力端子に伝達されるが、データホールド状態
では、入力データの状態変化に拘らず出力端子の状態が
保持される。このような動作により、上記データ入力端
子に与えられるデータは、クロックＣＬＫＧに同期して
上記出力端子より出力される。また、ラッチ回路には、
エッジトリガタイプのものもあり、そのようなタイプの
ラッチ回路においては、クロック入力端子に与えられる
クロックの波形立ち上がりエッジ、若しくは波形立ち下
がりエッジに同期してデータの内部取り込みが行われる
ようになっている。

【０００３】尚、ラッチ回路について記載された文献の
例としては、昭和５９年１１月３０日にオーム社より発
行された「ＬＳＩハンドブック」がある。

【０００４】

【発明が解決しようとする課題】科学技術計算用の大型
コンピュータなどに搭載される超高速ＬＳＩの内蔵論理
回路に適用されるラッチ回路について本発明者が検討し
た。それによれば上記のように、入力データをクロック
に同期して出力する場合には、マシンサイクルと等しい
周期を持ったクロックが必要である。つまり、上記クロ
ックＣＬＫＧは１マシンサイクルＴｍｃ（図２参照）の
間に状態が変化する必要があり、そのようなクロックは
データの切り換え周波数の２倍の周波数であることが要
求される。しかしながら、科学技術計算用の大型コンピ
ュータなどに搭載される超高速ＬＳＩのようにマシンサ
イクルが極めて短い場合には、当該マシンサイクルと等
しい周期の高周波クロックは、クロック伝達系に存在す
るキャパシタ成分や抵抗成分により波形がなまるなど、
その減衰が著しく、そのようなクロックが与えられるラ
ッチ回路において誤動作を生ずる虞のあることが、また
そのようなクロックの減衰を抑えるようにしたクロック
伝送系の実現が非常に困難であることが本発明者により
明かとされた。

【０００５】本発明の目的は、入力データをクロックに
同期して出力する場合において、ラッチ動作のために与
えられるクロック周波数を当該マシンサイクルよりも低
くすることができる技術を提供することにある。また本
発明の他の目的は、上記のようにクロック周波数を低く
することによって当該クロックの伝送系を容易に形成可
能とすることにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、データの入力端子と、同期信号
として与えられるクロックに呼応してデータスルー，デ
ータホールドの状態切り換えを行う制御部とを有してラ
ッチ回路が形成されるとき、所定周期で状態が変化され
る第１クロックの波形立ち上がりエッジ及び立ち下がり
エッジで上記データスルー状態の開始タイミングを規制
するとともに、上記第１クロックよりも所定時間遅延さ
れた第２クロックの波形立ち上がりエッジ及び波形立ち
下がりエッジで上記入力データのホールドタイミングを
規制するためのスルー／ホールド制御回路を含んで上記
制御部を構成するものである。このとき、上記第１クロ
ックを取り込むための第１クロック入力端子と、上記第
２クロックを取り込むための第２クロック入力端子とを
個別的に備えることにより、上記第１クロックと第２ク
ロックとをラッチ回路の外部から与えるように構成する
こともできるし、上記第１クロックを取り込むための第
１クロック入力端子と、この端子から入力された第１ク
ロックを所定時間遅延することにより上記第２クロック
を生成する第２クロック生成部とをラッチ回路に設ける
ようにすれば、外部からラッチ回路に与えられるクロッ
クは上記第１クロックのみとされる。また、上記のよう
なラッチ回路は、公知の半導体集積回路技術により一つ
の半導体基板に形成することができる。

【０００９】

【作用】上記した手段によれば、上記スルー／ホールド
制御回路は、第１クロックの波形立ち上がりエッジ及び
立ち下がりエッジで上記データスルー状態の開始タイミ
ングを、また上記第２クロックの波形立ち上がりエッジ
及び波形立ち下がりエッジで上記入力データのホールド
タイミングを規制し、それにより上記第１クロックと第
２クロックとの位相のずれに等しい期間においてデータ
スルー状態を形成する。つまり、上記第１クロックの波
形立ち上がりエッジから上記第２クロックの波形立ち上
がりエッジまでの期間、及び上記第１クロックの波形立
ち下がりエッジから上記第２クロックの波形立ち下がり
エッジまでの期間においてデータスルー状態が形成され
、データホールド期間は上記第２クロックの波形立ち上
がりエッジから上記第１クロックの波形立ち下がりエッ
ジまでの期間とされる。このようにクロック波形の両エ
ッジを使用することが、上記第１クロック（第２クロッ
ク）の周波数がマシンサイクルの１／２とされるにも拘
らず、入力データを当該クロックに同期して出力可能と
する。

【００１０】

【実施例】図３には本発明の一実施例であるＬＳＩの主
要部の構成が示される。

【００１１】図３に示されるＬＳＩは、特に制限されな
いが、公知の半導体集積回路製造技術によりシリコンな
どの一つの半導体基板に形成され、科学技術計算用の大
形コンピュータなどの搭載させる超高速ＬＳＩの内部論
理回路の一部とされる。

【００１２】１は、図３に示される論理回路の入力初段
とされる入力バッファであり、この入力バッファ１を介
して、相補レベルとされるクロックＣＬＫ，ＣＬＫ＊（
＊はローアクティブ又は信号反転を意味する）の取り込
みが行われる。上記入力バッファ１の出力端子は、所定
の周期で状態の変化する第１クロックＣＬＫＥの生成系
と、この第１クロックＣＬＫＥよりも所定時間遅延され
た第２クロックＣＬＫＬの生成系とに結合される。

【００１３】上記第１クロックＣＬＫＥの生成系は、上
記入力バッファ１を介して取り込まれた相補レベルのク
ロックＣＬＫ，ＣＬＫ＊を増幅するアンプ２と、それの
後段に配置された複数のアンプ３とを含む。複数のアン
プ３はそれぞれその前段のアンプ２の出力を増幅するこ
とにより上記第１クロックＣＬＫＥを出力する。それに
より複数のアンプ３毎に複数系統の第１クロックＣＬＫ
Ｅが得られる。それら複数系統の第１クロックＣＬＫＥ
は、後段に配置された複数のラッチ回路４にそれぞれ個
別的に入力される。

【００１４】上記第２クロックＣＬＫＬの生成系は、上
記入力バッファ１の出力を所定時間遅延するための回路
として代表的に示された複数の遅延回路５，６と、その
遅延出力を増幅するアンプ７と、それの後段に配置され
た複数のアンプ８とを含む。上記複数の遅延回路５，６
の直列結合段数は、上記ラッチ回路４のデータスルー時
間を考慮してそれに等しい信号遅延が得られるように決
定される。また、上記アンプ７及び複数のアンプ８は、
それぞれ上記第１クロック生成系のアンプ２及び複数の
アンプ３に対応するものとされ、複数のアンプ８毎に複
数系統の第２クロックＣＬＫＬが生成され、後段に位置
された複数のラッチ回路４にそれぞれ個別的に入力され
る。

【００１５】上記複数のラッチ回路４は、それぞれ外部
からのデータＤを取り込むためのデータ入力端子や、上
記第１クロックＣＬＫＥ，第２クロックＣＬＫＬの各入
力端子、相補レベルの信号Ｑ，Ｑ＊の出力端子などを備
え、上記データ入力端子からの入力データを上記クロッ
クＣＬＫＥ，ＣＬＫＬに同期して出力する機能を有する
。

【００１６】図１には上記ラッチ回路４の詳細な構成が
示される。

【００１７】図１に示されるラッチ回路４には、特に制
限されないが、高速動作を可能とするため、能動素子と
してＮＰＮ型バイポーラトランジスタタが使用される。

【００１８】１０はデータ入力部であり、このデータ入
力部１０は、二つのバイポーラトランジスタタ２１，２
２と、このバイポーラトランジスタ２１，２２のコレク
タ電極に結合された抵抗１１，１２とを含む。抵抗１１
，１２の他端はグランド（ＧＮＤ）レベルとされる。 バイポーラトランジスタ２１，２２のエミッタ電極は、
後述するバイポーラトランジスタ２９のコレクタ電極に
共通接続される。バイポーラトランジスタ２１，２２の
ベース電極にはデータＤ，基準電圧Ｖｂｂ２がそれぞれ
印加され、このバイポーラトランジスタ２１，２２にお
いて基準電圧Ｖｂｂ２とデータＤとが比較されるように
なっている。この比較において入力データＤのレベルが
基準電圧Ｖｂｂ２を越えた場合にバイポーラトランジス
タ２１，２２のコレクタ電極のレベル状態が反転される
。このような比較結果は、信号ラインＬ１，Ｌ２を介し
て後段のデータ出力部２０に伝達される。このデータ出
力部２０は二つのバイポーラトランジスタ２７，２８と
、このバイポーラトランジスタ２７，２８のエミッタ電
極に結合された抵抗１５，１６とを含む。バイポーラト
ランジスタ２７，２８のコレクタ電極がグランドレベル
とされ、上記抵抗１５，１６の他端が低電位側電源Ｖｅ
ｅに結合されることにより、エミッタフォロワとされ、
上記信号ラインＬ１，Ｌ２の状態に呼応した相補レベル
の出力Ｑ，Ｑ＊が得られる。

【００１９】４０は制御部であり、この制御部４０は、
同期信号として外部より与えられるクロックＣＬＫＥ，
ＣＬＫＬに呼応してデータスルー，データホールドの状
態切り換え機能を有し、以下のように形成される。

【００２０】バイポーラトランジスタ２４，２５のエミ
ッタ電極同士が結合され、このバイポーラトランジスタ
２４，２５のベース電極にバイポーラトランジスタ２３
，２６のエミッタ電極がそれぞれ結合される。そしてこ
の結合箇所は、それぞれ抵抗１３，１４を介して低電位
側電源Ｖｅｅに結合される。バイポーラトランジスタ２
４のコレクタ電極は上記信号ラインＬ２に結合され、バ
イポーラトランジスタタ２５のコレクタ電極は上記信号
ラインＬ１に結合される。また、バイポーラトランジス
タ２３，２６のコレクタ電極はグランドレベルとされ、
更にそれらのベース電極は上記信号ラインＬ１，Ｌ２に
それぞれ結合される。そしてバイポーラトランジスタ２
４，２５のエミッタ電極には、上記第１クロックＣＬＫ
Ｅの波形立ち上がりエッジ及び立ち下がりエッジで上記
データスルー状態の開始タイミングを規制するとともに
、この第１クロックＣＬＫＥよりも所定時間遅延された
第２クロックＣＬＫＬの波形立ち上がりエッジ及び波形
立ち下がりエッジで上記入力データのホールドタイミン
グを規制するためのスルー／ホールド制御回路５０に結
合される。特に制限されないが、このスルー／ホールド
制御回路５０は、バイポーラトランジスタ２９，３０，
３１，３２，３３，３４を含んで次のように構成される
。バイポーラトランジスタ３０，３２のコレクタ電極は
上記バイポーラトランジスタ２４，２５のエミッタ電極
に結合され、バイポーラトランジスタ２９，３１のコレ
クタ電極には上記データ入力部１０のバイポーラトラン
ジスタ２１，２２のエミッタ電極が結合される。バイポ
ーラトランジスタ２９，３０のベース電極には、第１ク
ロックＣＬＫＥが入力され、バイポーラトランジスタ３
１，３２のベース電極には基準電圧Ｖｂｂ３が印加され
る。そしてこのバイポーラトランジスタ２９，３２のエ
ミッタ電極はバイポーラトランジスタ３４のコレクタ電
極に共通接続され、上記バイポーラトランジスタ３０，
３１のエミッタ電極はバイポーラトランジスタ３３のコ
レクタ電極に共通接続される。このバイポーラトランジ
スタ３３のベース電極には第２クロックＣＬＫＬが入力
され、バイポーラトランジスタ３４のベース電極には基
準電圧Ｖｂｂ５が印加される。バイポーラトランジスタ
３３，３４のエミッタ電極はバイポーラトランジスタ３
７のコレクタ電極に結合される。このバイポーラトラン
ジスタ３７のエミッタ電極は抵抗１７を介して低電位側
電源Ｖｅｅに結合され、コントロール信号Ｖｃｓによっ
て制御可能な定電流源とされる。

【００２１】バイポーラトランジスタ３５，３６は上記
信号ラインＬ２とバイポーラトランジスタ３７のコレク
タ電極との間、上記信号ラインＬ１とバイポーラトラン
ジスタ３７のコレクタ電極との間にそれぞれ配置される
。外部からのセット信号Ｓがハイレベルとされてバイポ
ーラトランジスタ３５がオンされた場合には上記信号ラ
インＬ２がローレベルとされ、それによりラッチ回路４
がセットされ、また、外部からのリセット信号Ｒがハイ
レベルとされてバイポーラトランジスタ３６がオンされ
た場合には上記信号ラインＬ１がローレベルとされ、そ
れによりラッチ回路４がリセットされる。以上の構成に
おいて、データスルー状態，データホールド状態は、次
のように形成される。

【００２２】図２に示されるように、第１クロックＣＬ
ＫＥがハイレベルとされ、第２クロックＣＬＫＬがロー
レベルとされる期間では、バイポーラトランジスタ３３
がオフ状態とされることによりバイポーラトランジスタ
３４がオンされ、また、バイポーラトランジスタ３０，
３１がオフ状態とされる。そしてこの場合において第１
クロックＣＬＫＥのハイレベルによってバイポーラトラ
ンジスタ２９がオンされることによりデータ入力部１０
のバイポーラトランジスタ２１，２２が動作可能状態と
される。バイポーラトランジスタ２９がオンされるとき
、バイポーラトランジスタ３２はオフ状態とされ、それ
によりバイポーラトランジスタ２４，２５はオフ状態と
される。このような状態において、信号ラインＬ１，Ｌ
２には、データＤの状態変化に呼応したレベル変動を生
じ、それがデータ出力部２０を介して外部出力可能とさ
れる（データスルー状態）。

【００２３】次に、上記第１クロックＣＬＫＥがハイレ
ベルの期間において上記第２クロックＣＬＫＬがハイレ
ベルとされた場合には、バイポーラトランジスタ３３が
オン状態とされることにより、バイポーラトランジスタ
３０がオンされ、それによりバイポーラトランジスタ２
４，２５が動作可能状態とされる。バイポーラトランジ
スタ３３がオン状態の場合にはバイポーラトランジスタ
３４はオフ状態とされ、それによりバイポーラトランジ
スタ２９，３２は、第１クロックＣＬＫＥの状態に拘ら
ずオフ状態とされる。バイポーラトランジスタ２９がオ
フ状態のとき、上記データ入力部１０のバイポーラトラ
ンジスタ２１，２２は動作不能状態とされ、それにより
信号ラインＬ１，Ｌ２の状態は、データＤのその後の変
化に拘らず、保持される（データホールド状態）。

【００２４】次に、上記第２クロックＣＬＫＬがハイレ
ベルの期間において上記第１クロックＣＬＫＥがローレ
ベルとされた場合には、バイポーラトランジスタ３０が
オフされることによりバイポーラトランジスタ２４，２
５が動作不能状態とされるとともに、バイポーラトラン
ジスタ３１がオンされることにより上記データ入力部１
０のバイポーラトランジスタ２１，２２が動作可能状態
とされ、それにより、信号ラインＬ１，Ｌ２の状態は、
データＤに呼応して変動され、それがデータ出力部２０
を介して外部出力可能とされる（データスルー状態）。

【００２５】次に、上記第１クロックＣＬＫＥがローレ
ベルとされる期間において上記第２クロックＣＬＫＬが
ローレベルとされた場合には、バイポーラトランジスタ
２９，３３がオフ状態とされることにより、上記データ
入力部１０のバイポーラトランジスタ２１，２２が動作
不能状態とされ、また、バイポーラトランジスタ３４，
３２がオンされることによりバイポーラトランジスタ２
４，２５が動作可能状態とされ、それにより、データＤ
の変化に拘らず上記信号ラインＬ１，Ｌ２の状態が保持
される（データホールド状態）。

【００２６】従って、第１クロックＣＬＫＥの波形立ち
上がりエッジ及び立ち下がりエッジで上記データスルー
状態の開始タイミングが規制され、この第１クロックＣ
ＬＫＥよりも所定時間遅延された第２クロックＣＬＫＬ
の波形立ち上がりエッジ、及び波形立ち下がりエッジで
上記入力データＤのホールドタイミングが規制される。

【００２７】上記実施例によれば以下の作用効果を得る
ことができる。

【００２８】（１）上記スルー／ホールド制御回路５０
の制御により、第１クロックＣＬＫＥの波形立ち上がり
エッジ及び立ち下がりエッジで上記データスルー状態の
開始タイミングが規制され、また上記第２クロックＣＬ
ＫＬの波形立ち上がりエッジ及び波形立ち下がりエッジ
で上記入力データのホールドタイミングが規制され、そ
れにより上記第１クロックＣＬＫＥと第２クロックＣＬ
ＫＬとの位相のずれに等しい期間においてデータスルー
状態が形成される。換言すれば、上記第１クロックＣＬ
ＫＥの波形立ち上がりエッジから上記第２クロックＣＬ
ＫＬの波形立ち上がりエッジまでの期間、及び上記第１
クロックＣＬＫＥの波形立ち下がりエッジから上記第２
クロックＣＬＫＬの波形立ち下がりエッジまでの期間に
おいてデータスルー状態が形成され、上記第２クロック
ＣＬＫＬの波形立ち上がりエッジから上記第１クロック
ＣＬＫＥの波形立ち下がりエッジまでの期間、及び第２
クロックＣＬＫＬの波形立ち下がりエッジから第１クロ
ックＣＬＫＥの波形立ち上がりエッジまでの期間におい
てデータホールド期間が形成される。このようにクロッ
クＣＬＫＥ，ＣＬＫＬそれぞれの波形の両エッジを使用
することにより、当該両クロックＣＬＫＥ，ＣＬＫＬの
位相のずれによりラッチ動作が可能とされ、第１クロッ
クＣＬＫＥ及び第２クロックＣＬＫＬの周波数がマシン
サイクルＴｍｃの１／２とされるにも拘らず、入力デー
タＤをクロックＣＬＫに同期して出力することができる
。

【００２９】（２）上記のように入力データをクロック
ＣＬＫに同期して出力する場合において、ラッチ動作の
為に与えられるクロックの周波数をマシンサイクルＴｍ
ｃの１／２とすることができることにより、そのように
低い周波数のクロック伝達は、従来のようにマシンサイ
クルと等しい周期の高周波クロックを伝達するのに比し
て、クロック伝達系に存在するキャパシタ成分や抵抗成
分の影響が緩和され、ラッチ回路４の安定動作を可能と
し、また、そのようなクロック伝達系のキャパシタや抵
抗を抑えることについてそれほど考慮せずに済むので、
クロック伝達系の形成が容易とされる。

【００３０】（３）上記（２）の作用効果は、一般にク
ロック周波数が１ＧＨｚ近くとされるような科学技術計
算用の大型コンピュータなどに搭載される超高速ＬＳＩ
の内部論理回路に適用されるラッチ回路において特に顕
著とされる。

【００３１】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３２】例えば、上記実施例では図３に示されるよ
うに、遅延回路５，６を複数のラッチ回路４で共有する
ようにしたが、図４に示されるように一つのラッチ回路
４毎に、それの前段に専用の遅延回路６０，６１，６２
，６３を設けるようにしても良い。図３や図４に示され
る遅延回路には、種々の構成のものを適用することがで
きる。例えば図４において代表的に示されるように、二
つのバイポーラトランジスタ４１，４２を差動結合し、
それに定電流供給用のバイポーラトランジスタ４６を結
合し、エミッタフォロアとされるバイポーラトランジス
タ４３を上記バイポーラトランジスタ４２のコレクタ電
極に結合して成るものを複数段結合したものを、上記遅
延回路とすることができる。また、最終段の遅延回路６
３には、エミッタフォロアとされるバイポーラトランジ
スタのエミッタ電極にレベルシフト用のダイオード５１
，５２を設けることができる。さらに、図４に示される
ような遅延回路６０，６１，６２，６３をラッチ回路４
に内蔵することもできる。この場合において、第２クロ
ックＣＬＫＬの生成回路を当該ラッチ回路４の外部に設
ける必要はない。また当該ラッチ回路４には、第１クロ
ックＣＬＫＥの入力端子を設ければよく、第２クロック
ＣＬＫＬの入力端子を省略できる。さらに、図３におい
て、アンプ７や８の後段に上記の遅延回路を配置するこ
ともできる。尚、上記第１クロックＣＬＫＥ，第２クロ
ックＣＬＫＬを、それぞれＣＬＫＥ，ＣＬＫＥ＊，ＣＬ
ＫＬ，ＣＬＫＬ＊として相補レベルで取り扱うようにし
ても良い。

【００３３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である超高速
ＬＳＩの内部論理回路に適用した場合について説明した
が、本発明はそれに限定されるものではなく、論理バイ
ポーラメモリやＭＯＳＦＥＴによる汎用ＬＳＩなどに広
く適用することができる。

【００３４】本発明は、少なくとも同期信号として与え
られるクロックに同期してデータスルー，データホール
ドの状態切り換えを行う制御部を有する条件のものに適
用することができる。

【００３５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３６】すなわち、スルー／ホールド制御回路の制
御により、第１クロックの波形立ち上がりエッジ及び立
ち下がりエッジでデータスルー状態の開始タイミングが
規制され、また第２クロックの波形立ち上がりエッジ及
び波形立ち下がりエッジで入力データのホールドタイミ
ングが規制されるので、上記第１クロックの波形立ち上
がりエッジから上記第２クロックの波形立ち上がりエッ
ジまでの期間、及び上記第１クロックの波形立ち下がり
エッジから上記第２クロックの波形立ち下がりエッジま
での期間がデータスルー期間とされ、上記第２クロック
の波形立ち上がりエッジから上記第１クロックの波形立
ち下がりエッジまでの期間がデータホール時間とされる
。それにより、上記第１クロック（第２クロック）の周
波数がマシンサイクルの１／２とされるにも拘らず、入
力データを当該クロックに同期して出力することができ
る。またこのようにクロック周波数が低い場合には、そ
のようなクロックの伝送系での波形のなまりや減衰が少
ないので、クロック伝送系を容易に構成することができ
る。

【図面の簡単な説明】

【図１】図１は本発明の一実施例であるラッチ回路の電
気結線図である。

【図２】図２は上記ラッチ回路で取り扱われるクロック
と従来回路で取り扱われるクロックとが示されるタイミ
ング図である。

【図３】図３は上記ラッチ回路で取り扱われるクロック
の伝達系が示されるブロック図である。

【図４】図４は本発明の他の実施例でのクロック伝達系
が示される回路図である。

【符号の説明】

１　　入力バッファ ２，３，７，８　　アンプ ４　　ラッチ回路 ５，６，６０，６１，６２，６３　　遅延回路１０　　
データ入力部 ２０　　データ出力部 ４０　　制御部 ５０　　スルー／ホールド制御回路 ＣＬＫＥ　　第１クロック ＣＬＫＬ　　第２クロック

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　データの入力端子と、同期信号として
   与えされるクロックに呼応してデータスルー，データホ
   ールドの状態切り換えを行う制御部とを有し、上記入力
   端子からの入力データを上記クロックに同期して出力可
   能とするラッチ回路において、上記制御部は、所定周期
   で状態が変化される第１クロックの波形立ち上がりエッ
   ジ及び立ち下がりエッジで上記データスルー状態の開始
   タイミングを規制するとともに、上記第１クロックより
   も所定時間遅延された第２クロックの波形立ち上がりエ
   ッジ及び波形立ち下がりエッジで上記入力データのホー
   ルドタイミングを規制するためのスルー／ホールド制御
   回路を含むことを特徴とするラッチ回路。
2. 【請求項２】　　上記第１クロックを取り込むための第
   １クロック入力端子と、上記第２クロックを取り込むた
   めの第２クロック入力端子とを個別的に備えた請求項１
   記載のラッチ回路。
3. 【請求項３】　　上記第１クロックを取り込むための第
   １クロック入力端子と、この端子から入力された第１ク
   ロックを所定時間遅延することにより上記第２クロック
   を生成する第２クロック生成部とを含む請求項１記載の
   ラッチ回路。
4. 【請求項４】　　一つの半導体基板に形成された請求項
   １，２又は３記載のラッチ回路。