JPH04268819A - Ｅｃｌ集積回路装置 - Google Patents
Ｅｃｌ集積回路装置Info
- Publication number
- JPH04268819A JPH04268819A JP2849091A JP2849091A JPH04268819A JP H04268819 A JPH04268819 A JP H04268819A JP 2849091 A JP2849091 A JP 2849091A JP 2849091 A JP2849091 A JP 2849091A JP H04268819 A JPH04268819 A JP H04268819A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- ecl
- logic
- emitter
- logic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＥＣＬ集積回路装置に関
し、特に高速化を図ったＥＣＬ集積回路装置に関する。
し、特に高速化を図ったＥＣＬ集積回路装置に関する。
【０００２】
【従来の技術】従来のＥＣＬ集積回路装置は、図３に示
すように、論理を構成するエミッタ結合のＥＣＬゲート
回路４１と論理を出力するエミッタホロワ回路４２とか
らなる複数のＥＣＬ論理回路４，５，６，…を配置し、
前段のＥＣＬ論理回路４から次段のＥＣＬ論理回路５，
６，…の間を配線７，…により接続するというものであ
った。エミッタホロワ回路４２のエミッタ抵抗ＲＥはそ
のエミッタホロワ回路４２が属するＥＣＬ論理回路４，
５，６，…の内部にそれぞれ配置されていた。
すように、論理を構成するエミッタ結合のＥＣＬゲート
回路４１と論理を出力するエミッタホロワ回路４２とか
らなる複数のＥＣＬ論理回路４，５，６，…を配置し、
前段のＥＣＬ論理回路４から次段のＥＣＬ論理回路５，
６，…の間を配線７，…により接続するというものであ
った。エミッタホロワ回路４２のエミッタ抵抗ＲＥはそ
のエミッタホロワ回路４２が属するＥＣＬ論理回路４，
５，６，…の内部にそれぞれ配置されていた。
【０００３】次に、動作について説明する。
【０００４】図４は、図３に示す従来のＥＣＬ集積回路
装置における前段のＥＣＬ論理回路４のエミッタホロワ
回路４２の出力側から次段のＥＣＬ論理回路５の入力ま
での等価回路を示す図である。図４において、ｒｏはエ
ミッタホロワ回路４２の出力インピーダンス、ｒｌはＥ
ＣＬ論理回路４，５間の配線７の抵抗、ＣＬは配線７お
よびＥＣＬ論理回路５の入力の合計の容量をそれぞれ示
す。
装置における前段のＥＣＬ論理回路４のエミッタホロワ
回路４２の出力側から次段のＥＣＬ論理回路５の入力ま
での等価回路を示す図である。図４において、ｒｏはエ
ミッタホロワ回路４２の出力インピーダンス、ｒｌはＥ
ＣＬ論理回路４，５間の配線７の抵抗、ＣＬは配線７お
よびＥＣＬ論理回路５の入力の合計の容量をそれぞれ示
す。
【０００５】したがって、エミッタホロワ回路４２の出
力の立上り時間ｔｒおよび立下り時間ｔｆはそれぞれ次
式で表される。
力の立上り時間ｔｒおよび立下り時間ｔｆはそれぞれ次
式で表される。
【０００６】
【０００７】ただし、ｔｒｉはＥＣＬ論理回路４の入力
のｔｒである。
のｔｒである。
【０００８】ここで、エミッタホロワ回路４２の出力イ
ンピーダンスｒｏは通常数十Ω程度であり、仮に５０Ω
とする。また、エミッタ抵抗ＲＥを１ＫΩとし、配線７
の長さを５ｍｍとするとその配線抵抗ｒｌは約２００Ω
容量ＣＬは約１ｐＦとなる。したがって、出力のｔｒ，
ｔｆは、ｔｒｉを０．５ｎＳとするとそれぞれ次のよう
になる。
ンピーダンスｒｏは通常数十Ω程度であり、仮に５０Ω
とする。また、エミッタ抵抗ＲＥを１ＫΩとし、配線７
の長さを５ｍｍとするとその配線抵抗ｒｌは約２００Ω
容量ＣＬは約１ｐＦとなる。したがって、出力のｔｒ，
ｔｆは、ｔｒｉを０．５ｎＳとするとそれぞれ次のよう
になる。
【０００９】
【００１０】これより、ｔｆはｔｒの値に対して１．６
もの大きさとなることになる。一般に従来のＥＣＬ回路
は、以上に示したように立上り時間に対し立下り時間が
大きくなり、配線長が長くなるとこの傾向は著しくなる
というものであった。
もの大きさとなることになる。一般に従来のＥＣＬ回路
は、以上に示したように立上り時間に対し立下り時間が
大きくなり、配線長が長くなるとこの傾向は著しくなる
というものであった。
【００１１】
【発明が解決しようとする課題】上述した従来のＥＣＬ
集積回路装置は、立上り時間に対し立下り時間が大きく
なるという欠点があった。また、配線長が長くなるとこ
の傾向は著しくなるという欠点があった。
集積回路装置は、立上り時間に対し立下り時間が大きく
なるという欠点があった。また、配線長が長くなるとこ
の傾向は著しくなるという欠点があった。
【００１２】
【課題を解決するための手段】本発明のＥＣＬ集積回路
装置は、論理を構成するエミッタ結合のゲート回路と前
記論理を出力するエミッタホロワ回路とからなる第一の
ＥＣＬ論理回路と前記第一のＥＣＬ論理回路と同様の前
記第一のＥＣＬ論理回路の出力が入力される第二のＥＣ
Ｌ論理回路とを有するＥＣＬ集積回路において、前記第
二のＥＣＬ論理回路は入力回路の近傍に配置される前記
第一のＥＣＬ論理回路の前記エミッタホロワ回路のエミ
ッタ抵抗を備えて構成されている。
装置は、論理を構成するエミッタ結合のゲート回路と前
記論理を出力するエミッタホロワ回路とからなる第一の
ＥＣＬ論理回路と前記第一のＥＣＬ論理回路と同様の前
記第一のＥＣＬ論理回路の出力が入力される第二のＥＣ
Ｌ論理回路とを有するＥＣＬ集積回路において、前記第
二のＥＣＬ論理回路は入力回路の近傍に配置される前記
第一のＥＣＬ論理回路の前記エミッタホロワ回路のエミ
ッタ抵抗を備えて構成されている。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１は本発明のＥＣＬ集積回路装置の一実
施例を示す回路図である。
施例を示す回路図である。
【００１５】本実施例のＥＣＬ集積回路装置は、図１に
示すように、論理を構成するエミッタ結合のＥＣＬゲー
ト回路１１と論理を出力するエミッタホロワ回路１２と
からなる複数のＥＣＬ論理回路１，２，３，…を配置し
、前段のＥＣＬ論理回路１から次段のＥＣＬ論理回路２
，３，…の間を配線７，…により接続する。ここで、前
段の、例えば、ＥＣＬ論理回路１のエミッタホロワ回路
１２のエミッタ抵抗ＲＥは、そのエミッタホロワ回路１
２が属するＥＣＬ論理回路１の内部ではなく、複数の次
段のＥＣＬ論理回路２，３，…のうち、一番配線長が大
きいＥＣＬ論理回路２の入力回路の近傍に配置されてい
る。
示すように、論理を構成するエミッタ結合のＥＣＬゲー
ト回路１１と論理を出力するエミッタホロワ回路１２と
からなる複数のＥＣＬ論理回路１，２，３，…を配置し
、前段のＥＣＬ論理回路１から次段のＥＣＬ論理回路２
，３，…の間を配線７，…により接続する。ここで、前
段の、例えば、ＥＣＬ論理回路１のエミッタホロワ回路
１２のエミッタ抵抗ＲＥは、そのエミッタホロワ回路１
２が属するＥＣＬ論理回路１の内部ではなく、複数の次
段のＥＣＬ論理回路２，３，…のうち、一番配線長が大
きいＥＣＬ論理回路２の入力回路の近傍に配置されてい
る。
【００１６】次に、本実施例の動作について説明する。
【００１７】図２は、図１に示す本実施例のＥＣＬ集積
回路装置における前段のＥＣＬ論理回路１のエミッタホ
ロワ回路１２の出力側から次段のＥＣＬ論理回路２の入
力までの等価回路を示す図である。図２において図４の
従来例と同様、ｒｏはエミッタホロワ回路１２の出力イ
ンピーダンス、ｒｌはＥＣＬ論理回路１，２間の配線７
の抵抗、ＣＬは配線７およびＥＣＬ論理回路１の入力の
合計の容量をそれぞれ示す。
回路装置における前段のＥＣＬ論理回路１のエミッタホ
ロワ回路１２の出力側から次段のＥＣＬ論理回路２の入
力までの等価回路を示す図である。図２において図４の
従来例と同様、ｒｏはエミッタホロワ回路１２の出力イ
ンピーダンス、ｒｌはＥＣＬ論理回路１，２間の配線７
の抵抗、ＣＬは配線７およびＥＣＬ論理回路１の入力の
合計の容量をそれぞれ示す。
【００１８】したがって、エミッタホロワ回路１２の出
力の立上り時間ｔｒおよび立下り時間ｔｆはそれぞれ次
式で表される。
力の立上り時間ｔｒおよび立下り時間ｔｆはそれぞれ次
式で表される。
【００１９】
【００２０】ただし、ｔｒｉはＥＣＬ論理回路１の入力
のｔｒである。
のｔｒである。
【００２１】上式から明らかなように、この場合のｔｆ
は、配線７の抵抗ｒｌに影響されることがないので、ｔ
ｒに比較して遅くなるという問題点を回避できる。
は、配線７の抵抗ｒｌに影響されることがないので、ｔ
ｒに比較して遅くなるという問題点を回避できる。
【００２２】ここで、数値例として従来例と同様の条件
のエミッタホロワ回路１２の出力インピーダンスｒｏを
５０Ω、エミッタ抵抗ＲＥを１ＫΩとし、配線７の長さ
を５ｍｍすなわち配線抵抗ｒｌが約２００Ω容量ＣＬが
約１ｐＦとする。したがって、出力のｔｒ，ｔｆはｔｒ
ｉを０．５ｎＳとするとそれぞれ次のようになる。
のエミッタホロワ回路１２の出力インピーダンスｒｏを
５０Ω、エミッタ抵抗ＲＥを１ＫΩとし、配線７の長さ
を５ｍｍすなわち配線抵抗ｒｌが約２００Ω容量ＣＬが
約１ｐＦとする。したがって、出力のｔｒ，ｔｆはｔｒ
ｉを０．５ｎＳとするとそれぞれ次のようになる。
【００２３】
【００２４】以上述べたように、本実施例のＥＣＬ集積
回路装置は、従来のものと比較して大幅にｔｆの改善を
図ることができる。
回路装置は、従来のものと比較して大幅にｔｆの改善を
図ることができる。
【００２５】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。たたえば、実施例においては、前段のＥＣＬ論理
回路のエミッタホロワ回路のエミッタ抵抗は、複数の次
段のうち特定のＥＣＬ論理回路、すなわち、ＥＣＬ論理
回路２の入力の近傍に配置した例を示したが、これに限
らず他のＥＣＬ論理回路、たとえばＥＣＬ論理回路３の
入力の近傍に配置することも本発明の主旨を逸脱しない
限り適用できることは勿論である。
明は上記実施例に限られることなく種々の変形が可能で
ある。たたえば、実施例においては、前段のＥＣＬ論理
回路のエミッタホロワ回路のエミッタ抵抗は、複数の次
段のうち特定のＥＣＬ論理回路、すなわち、ＥＣＬ論理
回路２の入力の近傍に配置した例を示したが、これに限
らず他のＥＣＬ論理回路、たとえばＥＣＬ論理回路３の
入力の近傍に配置することも本発明の主旨を逸脱しない
限り適用できることは勿論である。
【００２６】
【発明の効果】以上説明したように、本発明のＥＣＬ集
積回路装置は、次段のＥＣＬ論理回路の入力の近傍に前
段のＥＣＬ論理回路のエミッタホロワ回路のエミッタ抵
抗を備えることにより、配線の抵抗に影響されて立下り
時間が立上り時間に比較して遅くなるという問題点を回
避でき論理回路の高速化を図れるという効果がある。
積回路装置は、次段のＥＣＬ論理回路の入力の近傍に前
段のＥＣＬ論理回路のエミッタホロワ回路のエミッタ抵
抗を備えることにより、配線の抵抗に影響されて立下り
時間が立上り時間に比較して遅くなるという問題点を回
避でき論理回路の高速化を図れるという効果がある。
【図１】本発明のＥＣＬ集積回路装置の一実施例を示す
回路図である。
回路図である。
【図２】本実施例のＥＣＬ集積回路装置の動作を説明す
る等価回路を示す図である。
る等価回路を示す図である。
【図３】従来のＥＣＬ集積回路装置の一例を示す回路図
である。
である。
【図４】従来のＥＣＬ集積回路装置の動作を説明する等
価回路を示す図である。
価回路を示す図である。
１〜６ ＥＣＬ論理回路
７ 配線
１１，４１ ＥＣＬゲート回路
１２，４２ エミッタホロワ回路ＲＥ エ
ミッタ抵抗
ミッタ抵抗
Claims (1)
- 【請求項１】 論理を構成するエミッタ結合のゲート
回路と前記論理を出力するエミッタホロワ回路とからな
る第一のＥＣＬ論理回路と前記第一のＥＣＬ論理回路と
同様の前記第一のＥＣＬ論理回路の出力が入力される第
二のＥＣＬ論理回路とを有するＥＣＬ集積回路において
、前記第二のＥＣＬ論理回路は入力回路の近傍に配置さ
れる前記第一のＥＣＬ論理回路の前記エミッタホロワ回
路のエミッタ抵抗を備えることを特徴とするＥＣＬ集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2849091A JPH04268819A (ja) | 1991-02-22 | 1991-02-22 | Ｅｃｌ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2849091A JPH04268819A (ja) | 1991-02-22 | 1991-02-22 | Ｅｃｌ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04268819A true JPH04268819A (ja) | 1992-09-24 |
Family
ID=12250108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2849091A Pending JPH04268819A (ja) | 1991-02-22 | 1991-02-22 | Ｅｃｌ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04268819A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6008682A (en) * | 1996-06-14 | 1999-12-28 | Sun Microsystems, Inc. | Circuit and method for selectively enabling ECL type outputs |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919433A (ja) * | 1982-07-23 | 1984-01-31 | Hitachi Ltd | Ｅｃｌ集積回路装置 |
-
1991
- 1991-02-22 JP JP2849091A patent/JPH04268819A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919433A (ja) * | 1982-07-23 | 1984-01-31 | Hitachi Ltd | Ｅｃｌ集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6008682A (en) * | 1996-06-14 | 1999-12-28 | Sun Microsystems, Inc. | Circuit and method for selectively enabling ECL type outputs |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5162672A (en) | Data processor having an output terminal with selectable output impedances | |
| CA1257342A (en) | Integrated logic circuit incorporating a module which generates a control signal that cancels switching noise | |
| US8018252B2 (en) | Circuit with enhanced mode and normal mode | |
| EP0355724B1 (en) | Two-level ECL multiplexer without emitter dotting | |
| JPH0532928B2 (ja) | ||
| JPH11150467A (ja) | スルーレート制御装置及びスルーレート制御方法 | |
| JPS6150537B2 (ja) | ||
| JPH0993116A (ja) | 半導体集積回路 | |
| JPH04268819A (ja) | Ｅｃｌ集積回路装置 | |
| US5506521A (en) | ECL driver with adjustable rise and fall times, and method therefor | |
| US5321320A (en) | ECL driver with adjustable rise and fall times, and method therefor | |
| JPS60187130A (ja) | デイジタル論理ゲ−ト回路 | |
| JPH1065103A (ja) | 半導体集積回路 | |
| KR920008260B1 (ko) | 3-상태(tri-state) 방지용 논리회로 | |
| EP0913937A2 (en) | Clock driver apparatus with programmable output characteristics | |
| JP2655609B2 (ja) | 入出力回路 | |
| JPH01110748A (ja) | 半導体装置 | |
| JP2994273B2 (ja) | カウンタ回路 | |
| JPH06204435A (ja) | 半導体集積回路のクロックツリー設計方法及びそれによる半導体集積回路 | |
| JPH052439A (ja) | 半導体集積回路 | |
| JP2904851B2 (ja) | 半導体集積回路装置の入・出力セル | |
| JP2792280B2 (ja) | マスタスライス方式プリスケーラ回路 | |
| KR20100124048A (ko) | 출력드라이버 | |
| JPH0528108A (ja) | 集積回路 | |
| JPH05326835A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980324 |