JPH0921846A

JPH0921846A - 検査装置

Info

Publication number: JPH0921846A
Application number: JP7170788A
Authority: JP
Inventors: Satoshi Kamata; 聡鎌田; Shoichiro Harada; 昇一郎原田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-07-06
Filing date: 1995-07-06
Publication date: 1997-01-21

Abstract

(57)【要約】【目的】低コストで確実に半導体集積回路装置におけ
る検査を行う。【構成】検査装置２に設けられたピンエレクトロニク
スＰＥが、直流特性試験、交流特性試験ならびに機能試
験を行う一般的なＡＣチャネルと直流特性試験だけを行
うＤＣチャネルとにより構成されている。ＤＣチャネル
は、被測定デバイス１に信号を印加するドライバおよび
被測定デバイス１における電流値や電圧値などを測定す
るＤＣ測定機により構成されている。そして、被測定デ
バイス１の入出力ラッチにおける電圧測定などのＡＣチ
ャネルが不要なテスト項目をＤＣチャネルにより行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、検査装置に関し、特
に、半導体集積回路装置の検査を行う検査装置における
装置コストの低減に適用して有効な技術に関するもので
ある。

【０００２】

【従来の技術】本発明者が検討したところによれば、半
導体集積回路装置における内部論理などを検査する検査
装置には、タイミングジェネレータ、波形フォーマッ
タ、ドライバ、フェイルメモリやコンパレータなど必要
なユニットを全て設けたピンエレクトロニクスであるチ
ャネルが設けられている。

【０００３】そして、半導体集積回路装置のそれぞれの
ピン毎にチャネルを接続し、半導体集積回路装置が機能
通りに動作するか否かを確認するＤＣテストやＡＣテス
トなどのテストを行っている。

【０００４】なお、この種の検査装置について詳しく述
べてある例としては、株式会社プレスジャーナル社、平
成６年９月９日発行「月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｗｏｒｌｄ増刊号ＴｈｅＥｑｕｉｐｍｅｎｔ」１
９９４年増刊号第１３巻第１０号、松下晋司（編）、
Ｐ１１５〜Ｐ１２０があり、この文献には、ＬＳＩの試
験装置における概要や開発動向などが記載されている。

【０００５】

【発明が解決しようとする課題】ところが、上記のよう
なＬＳＩテスタでは、次のような問題点があることが本
発明者により見い出された。

【０００６】すなわち、構成されるチャネルが全てＤＣ
テストやＡＣテストなどを行う高価なチャネルであるの
で、１チャネル当たりの製造コストならびにテストコス
トが増加してしまうという問題がある。

【０００７】また、近年の半導体集積回路装置の多ピン
化に伴い、チャネルが増加する傾向にあり、製造コスト
ならびにテストコストの増加が顕著になっている。

【０００８】本発明の目的は、低コストで確実に半導体
集積回路装置における検査を行うことのできる検査装置
を提供することにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１１】すなわち、本発明の検査装置は、被測定デ
バイスの入出力ピンに対するインタフェイスとして使用
され、被測定デバイスのＡＣテストおよびＤＣテストを
行う第１の検査手段と被測定デバイスにおけるＤＣテス
トのみを行う第２の検査手段とを混在して設けたもので
ある。

【００１２】また、本発明の検査装置は、前記第２の検
査手段が、被測定デバイスの入出力ピンに対するインタ
フェイスとして使用され、任意に搭載数を可変できるピ
ンエレクトロニクスよりなるものである。

【００１３】さらに、本発明の検査装置は、前記第２の
検査手段が、被測定デバイスに印加する所定の直流電圧
を生成するレベルドライバと、該被測定デバイスにおけ
るＤＣパラメータを測定するＤＣ測定ユニットとよりな
るものである。

【００１４】

【作用】上記した本発明の検査装置によれば、被測定デ
バイスにおけるＡＣテストおよびＤＣテストを行うピン
エレクトロニクスである第１の検査手段と、被測定デバ
イスにおけるＤＣテストのみを行うピンエレクトロニク
スである第２の検査手段とを混在して設け、検査項目に
よって第１の検査手段と第２の検査手段とを使い分け、
それらの搭載数を任意に可変することによって大幅なコ
ストダウンを行うことができる。

【００１５】また、上記した本発明の検査装置によれ
ば、前記第２の検査手段を被測定デバイスに印加する所
定の直流電圧を生成するレベルドライバと、該被測定デ
バイスにおけるＤＣパラメータを測定するＤＣ測定ユニ
ットとより構成することによって回路構成が簡単とな
り、より大幅なコストダウンを行うことができる。

【００１６】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００１７】図１は、本発明の一実施例による検査装置
のブロック図、図２は、本発明の一実施例による検査装
置におけるＡＣチャネルのブロック図、図３は、本発明
の一実施例による検査装置におけるＤＣチャネルのブロ
ック図、図４は、本発明の一実施例による検査装置にＡ
ＣチャネルおよびＤＣチャネルを搭載した説明図、図５
は、本発明の一実施例による検査装置による被測定デバ
イスにおける内部論理のテスト手順を示す説明図、図６
は、本発明の一実施例による検査装置による被測定デバ
イスにおける入力ラッチのテスト手順を示す説明図、図
７は、本発明の一実施例による検査装置による被測定デ
バイスにおける出力ラッチのテスト手順を示す説明図で
ある。

【００１８】本実施例において、たとえば、半導体集積
回路装置などの被測定デバイス１のＡＣテストやＤＣテ
ストなどの種々のテストを行う検査装置２は、ワークス
テーションなどのホストコンピュータ３および被測定デ
バイス１のテスタとなるＬＳＩ検査装置４により構成さ
れている。

【００１９】また、ホストコンピュータ３には、所定の
データを入力するキーボードおよび入力されたデータな
どを表示するモニタによって構成される制御用端末３ａ
が接続されている。

【００２０】さらに、ホストコンピュータ３は、ＬＳＩ
検査装置４と接続されており、被測定デバイス１は、Ｌ
ＳＩ検査装置４に設けられたパフォーマンスボード５を
介して接続されている。

【００２１】このパフォーマンスボード５は、ＬＳＩ検
査装置４と被測定デバイス１とのインタフェイスとして
機能するものであり、被測定デバイス１の外部端子との
結合を行うソケットを含み、当該ソケットに被測定デバ
イス１が接続されるようになっている。

【００２２】また、ＬＳＩ検査装置４は、テスタ本体で
あるテスタ部４ａおよび直流特性試験、交流特性試験な
らびに機能試験または直流特性試験だけのいずれかを行
う、いわゆる、ピンエレクトロニクスＰＥを所定の数だ
け搭載して構成されている。

【００２３】そして、テスタ部４ａは、当該テスタ部４
ａの全ての制御を司るプロセッサ６、ホストコンピュー
タ３とテスタ４ａとのデータのやり取りを行うホストイ
ンタフェイス７が設けられている。

【００２４】さらに、テスタ部４ａは、ホストコンピュ
ータ３に転送されるデータやホストコンピュータ３から
転送されるデータを一時的に格納するバッファメモリ８
が設けられている。

【００２５】このバッファメモリ８に格納されるデータ
は、オブジェクトデータＪＤ、テスト結果ＴＥならびに
テストパターンＴＰなどである。

【００２６】また、テスト部４ａには、被測定デバイス
１を試験する繰り返し周期の入力波形のタイミングや出
力信号の比較するタイミングを決定するタイミングジェ
ネレータ９、電圧レベルの規定などを行うリファレンス
電源１０が設けられている。

【００２７】さらに、テスタ部４ａは、被測定デバイス
１を動作させるために必要な電源を供給するデバイス電
源１１およびデバイス電源１１の電圧値を制御するデバ
イス電源コントローラ１２が設けられ、デバイス電源１
１とデバイス電源コントローラ１２とが接続されてい
る。

【００２８】また、テスタ部４ａには、テストパターン
ＴＰをメモリするテストパターンメモリ１３、フェイル
データやフェイルアドレスなどが格納されるフェイルメ
モリ１４が設けられている。

【００２９】さらに、テスタ部４ａは、ピンエレクトロ
ニクスＰＥの制御を行うピンコントローラ１５およびタ
イミングジェネレータ９、リファレンス電源１０やピン
コントローラ１５などを制御するテストコントローラ１
６が設けられている。

【００３０】そして、これらプロセッサ６、ホストイン
タフェイス７、バッファメモリ８、タイミングジェネレ
ータ９、リファレンス電源１０、デバイス電源コントロ
ーラ１２およびテストコントローラ１６は、それぞれシ
ステムバス１７によって接続され、各種データや信号の
やり取りが行われている。

【００３１】また、リファレンス電源１０から出力され
る電圧はタイミングジェネレータ９に出力されるように
接続され、タイミングジェネレータ９からの出力信号が
テストコントローラ１６に出力されるように接続されて
いる。

【００３２】さらに、ピンコントローラ１５は、テスト
コントローラ１６、テストパターンメモリ１３ならびに
フェイルメモリ１４とデータの入出力が行えるように接
続されている。

【００３３】また、デバイス電源１１から出力される電
圧は、パフォーマンスボード５を介して被測定デバイス
１に供給されるように接続されている。

【００３４】次に、ピンエレクトロニクスＰＥは、被測
定デバイス１のピン数と同じ数だけ設けられており、前
述したように、該ピンエレクトロニクスＰＥは、図２，
図３に示すように、直流特性試験、交流特性試験ならび
に機能試験を行うＡＣチャネル（第１の検査手段）４ｂ
と直流特性試験だけを行うＤＣチャネル（第２の検査手
段）４ｃとにより構成されている。

【００３５】まず、図２に示すＡＣチャネル４ｂは、被
測定デバイス１に信号を印加するドライバ１８、被測定
デバイス１の出力を検知するコンパレータ１９、被測定
デバイス１に印加する試験波形を生成する波形フォーマ
ッタ２０および被測定デバイス１における電流値や電圧
値などを測定するＤＣ測定機２１により構成されてい
る。

【００３６】そして、ＡＣチャネル４ｂにおけるコンパ
レータ１９、波形フォーマッタ２０およびＤＣ測定機２
１は、ピンコントローラ１５と接続され、ドライバ１８
は、リファレンス電源１０と接続されて任意の電圧が供
給されている。

【００３７】また、波形フォーマッタ２０は、ドライバ
１８に接続され、波形フォーマッタ２０から出力される
信号がドライバ１８に入力され、被測定デバイス１のピ
ンとの接続を行うパフォーマンスボード５は、それぞれ
ドライバ１８、コンパレータ１９およびＤＣ測定機２１
に接続され、所定の信号の入出力が行われる。

【００３８】さらに、ＤＣチャネル４ｃにおいては、図
３に示すように、被測定デバイス１に信号を印加するド
ライバ（レベルドライバ）２２および被測定デバイス１
における電流値や電圧値などを測定するＤＣ測定機２３
により構成されている。

【００３９】そして、ＤＣチャネル４ｃに設けられたド
ライバ２２およびＤＣ測定機２３は、同様にピンコント
ローラ１５と接続され、ドライバ１８には、リファレン
ス電源１０とも接続されて任意の電圧が供給されてい
る。

【００４０】また、被測定デバイス１のピンとの接続を
行うパフォーマンスボード５は、それぞれドライバ１８
およびＤＣ測定機２１に接続され、所定の信号の入出力
が行われる。

【００４１】そして、ＡＣチャネル４ｂとＤＣチャネル
４ｃの構成は、図４に示すように、それぞれ所定の数だ
け設けられ、それらＡＣチャネル４ｂおよびＤＣチャネ
ル４ｃの信号はパフォーマンスボード５（図１）を介し
て被測定デバイス１（図１）に入出力されることにな
る。

【００４２】次に、本実施例の作用について説明する。

【００４３】まず、ユーザがホストコンピュータ３によ
ってテスト制御プログラムを生成し、その制御プラグラ
ムをコンパイルしてオブジェクトデータＪＤを生成した
後、磁気ディスク装置などの格納装置（図示せず）に格
納する。

【００４４】次に、被測定デバイス１の検査を行う場
合、ホストコンピュータ３の制御用端末３ａから所定の
データを入力してテストプログラムを起動させる。

【００４５】それによって、前述した格納装置に格納さ
れているオブジェクトデータＪＤがホストインタフェイ
ス７を介してバッファメモリ８に出力される。

【００４６】その後、該バッファメモリ８に格納された
オブジェクトデータＪＤが読み出され、それがプロセッ
サ６によって実行されることにより、テストプログラム
に記述された環境が形成されることになる。

【００４７】そして、テストプログラムが起動される
と、テストパターンＴＰはピンコントローラ１５を介し
てテストパターンメモリ１３に転送される。

【００４８】このテストパターンＴＰは、ピンエレクト
ロニクスＰＥにおけるＡＣチャネル４ｂを用いたテスト
の場合、タイミングジェネレータ９およびリファレンス
電源１０が生成するレベル信号と伴に波形フォーマッタ
２０に入力され、入力波形を形成してドライバ１８によ
り被測定デバイス１に印加する信号を出力し、パフォー
マンスボード５を介して被測定デバイス１の所定のピン
に印加される。

【００４９】そして、被測定デバイス１における内部論
理から出力される信号は、パフォーマンスボード５を介
してＡＣチャネル４ｂに取り込まれ、コンパレータ１９
によって所定の期待値と比較される。

【００５０】このコンパレータ１９の比較によって、期
待値と一致した場合はパス（正常）、一致しない場合に
はフェイル（異常）と判断され、これらのデータがフェ
イルメモリ１４に格納される。

【００５１】ここで、本実施例においては、内部論理の
テスト、入力ラッチのテストならびに出力ラッチのテス
トをそれぞれ別々に実施する必要がある。

【００５２】たとえば、図５〜図７において、テストさ
れる被測定デバイス１は、内部論理１ａ、該内部論理１
ａと接続された入力ラッチ１ｂおよび出力ラッチ１ｃが
外部接続線である各々のピン１ｄ単位に設けられ、共通
領域には入力側スキャン回路１ｅならびに出力側スキャ
ン回路１ｆが設けられている。

【００５３】まず、図５に示すように、被測定デバイス
１における内部論理１ａのテストを行うためのテストパ
ターンの印加は、テストパターンメモリに格納されてい
るスキャンインデータＳＩＤ、スキャンインクロックＳ
ＩＣＫ、スキャンアウトクロックＳＯＣＫならびにスキ
ャンアドレスＳＡＤＲが入力パッド（図示せず）から行
うのではなく、入力側スキャン回路１ｅを介して入力ラ
ッチ１ｂに対して行われる。

【００５４】同様に、出力データの取り出しも出力パッ
ド（図示せず）から行わずに出力ラッチ１ｃから出力側
スキャン回路１ｆを介してＡＣチャネル４ｂに設けられ
ているコンパレータ１９に取り込む。

【００５５】次に、当該コンパレータ１９が、テストパ
ターンメモリ１３に格納されている出力期待値であるス
キャンアウトデータＳＯＤと取り込んだ出力データとの
比較を行い、その結果をフェイルメモリ１４に書き込み
が行われる。

【００５６】そして、これらの動作を全パターン数分繰
り返し行うことになる。

【００５７】よって、この内部論理１ａにおけるテスト
では、必要なチャネルは、スキャンインデータＳＩＤ、
スキャンインクロックＳＩＣＫ、スキャンアウトクロッ
クＳＯＣＫならびにスキャンアドレスＳＡＤＲが入力さ
れるピン１ｄだけであり、これらは何れもＡＣチャネル
４ｂである必要がある。

【００５８】次に、図６に示すように、入力ラッチ１ｂ
におけるテストの説明を行う。

【００５９】このテストは、被測定デバイス１の入力パ
ッド（図示せず）に設定したＨｉ信号またはＬｏ信号が
正しく入力ラッチ１ｂに取り込まれたか否かを判定する
ことを目的としているが、入力ラッチ１ｂは、内部論理
１ａに接続されているので直接のリードバックを行うこ
とができない。

【００６０】このために、ラッチデータを出力側スキャ
ン回路１ｆまでスキャンアウトし、これをコンパレータ
１９によって判定することにより行っている。

【００６１】よって、テストパターンメモリ１３から出
力されるデータは、スキャンインを行うものが不要とな
り、入力ラッチ１ｂから出力されるデータを出力側スキ
ャン回路１ｆにスキャンアウトするだけのものでよい。

【００６２】このテストでは、スキャンインデータＳＩ
Ｄ、スキャンインクロックＳＩＣＫおよびスキャンアド
レスＳＡＤＲが入力されるピン１ｄに用いられるチャネ
ルはＡＣチャネル４ｂである必要があるが、入力パッド
に対する信号の印加はレベルデータでよいのでＡＣチャ
ネル４ｂである必要はないのでＤＣチャネル４ｃを用い
ればよいことになる。

【００６３】次に、図７に示すように、出力ラッチ１ｃ
のテストでは、出力ラッチ１ｃに設定されたＨｉ信号ま
たはＬｏ信号が正しく出力パッド（図示せず）に出力さ
れるか否かを判定することを目的としているが、出力ラ
ッチ１ｃの前段は内部論理１ａと接続されているので直
接の設定を行うことができない。

【００６４】このため、Ｈｉ信号／Ｌｏ信号を入力側ス
キャン回路１ｅを使用して出力ラッチ１ｃにスキャンイ
ンし、このデータをＤＣ測定機２３が判定する。

【００６５】したがって、テストパターンメモリ１３か
ら出力されるデータにおいては、スキャンアウトを行う
データは不要であり、テストパターンメモリ１３のスキ
ャンインデータＳＩＤを入力側スキャン回路１ｅを介し
て出力ラッチ１ｃに設定するだけでよい。

【００６６】このテストにおいても、スキャンインデー
タＳＩＤ、スキャンインクロックＳＩＣＫおよびスキャ
ンアドレスＳＡＤＲが入力されるピン１ｄに用いられる
チャネルはＡＣチャネル４ｂである必要があるが、出力
パッドに対する信号のレベル測定はＤＣ測定機２３で行
うことができるのでＡＣチャネル４ｂである必要はな
く、ＤＣチャネル４ｃを用いればよいことになる。

【００６７】それにより、本実施例においては、ＬＳＩ
検査装置４に、ＡＣチャネル４ｂだけでなく回路構成が
簡単なＤＣチャネル４ｃを混在させて設けることによ
り、ＬＳＩ検査装置４を大幅にコストダウンすることが
できる。

【００６８】また、ＡＣチャネル４ｂおよびＤＣチャネ
ル４ｃの搭載数を被測定デバイス１の入出力方式によっ
て任意に可変することができるのでテストコストも大幅
に減少させることができる。

【００６９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００７０】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００７１】（１）本発明によれば、前記被測定デバイ
スにおけるＡＣテストおよびＤＣテストを行う第１の検
査手段だけでなく、ＤＣテストのみを行う安価な第２の
検査手段も混在させて設けたことによって、検査装置の
コストを大幅に削減することができる。

【００７２】（２）また、本発明では、上記（１）によ
り、検査工程全体のコストも大幅に減少させることがき
る。

【図面の簡単な説明】

【図１】本発明の一実施例による検査装置のブロック図
である。

【図２】本発明の一実施例による検査装置におけるＡＣ
チャネルのブロック図である。

【図３】本発明の一実施例による検査装置におけるＤＣ
チャネルのブロック図である。

【図４】本発明の一実施例による検査装置にＡＣチャネ
ルおよびＤＣチャネルを搭載した説明図である。

【図５】本発明の一実施例による検査装置による被測定
デバイスにおける内部論理のテスト手順を示す説明図で
ある。

【図６】本発明の一実施例による検査装置による被測定
デバイスにおける入力ラッチのテスト手順を示す説明図
である。

【図７】本発明の一実施例による検査装置による被測定
デバイスにおける出力ラッチのテスト手順を示す説明図
である。

【符号の説明】

１被測定デバイス１ａ内部論理１ｂ入力ラッチ１ｃ出力ラッチ１ｄピン１ｅ入力側スキャン回路１ｆ出力側スキャン回路２検査装置３ホストコンピュータ３ａ制御用端末４ＬＳＩ検査装置４ａテスタ部４ｂＡＣチャネル４ｃＤＣチャネル（第１の検査手段）５パフォーマンスボード６プロセッサ７ホストインタフェイス８バッファメモリ９タイミングジェネレータ１０リファレンス電源１１デバイス電源１２デバイス電源コントローラ１３テストパターンメモリ１４フェイルメモリ１５ピンコントローラ１６テストコントローラ１７システムバス１８ドライバ１９コンパレータ２０波形フォーマッタ２１ＤＣ測定機２２ドライバ（レベルドライバ）２３ＤＣ測定機ＰＥピンエレクトロニクスＪＤオブジェクトデータＴＥテスト結果ＴＰテストパターンＳＩＤスキャンインデータＳＩＣＫスキャンインクロックＳＯＣＫスキャンアウトクロックＳＡＤＲスキャンアドレスＳＯＤスキャンアウトデータ

Claims

【特許請求の範囲】

【請求項１】被測定デバイスの入出力ピンに対するイ
ンタフェイスとして使用され、前記被測定デバイスにお
けるＡＣテストおよびＤＣテストを行う第１の検査手段
が設けられた検査装置であって、前記被測定デバイスに
おけるＤＣテストのみを行う第２の検査手段を設けたこ
とを特徴とする検査装置。
【請求項２】請求項１記載の検査装置において、前記
第２の検査手段が、前記被測定デバイスの入出力ピンに
対するインタフェイスとして使用され、任意に搭載数を
可変できるピンエレクトロニクスよりなることを特徴と
する検査装置。
【請求項３】請求項１または２記載の検査装置におい
て、前記第２の検査手段が、前記被測定デバイスに印加
する所定の直流電圧を生成するレベルドライバと、前記
被測定デバイスにおけるＤＣパラメータを測定するＤＣ
測定ユニットとよりなることを特徴とする検査装置。