JPH10221402A - Ｉｃテスタ用電源電流測定回路 - Google Patents
Ｉｃテスタ用電源電流測定回路Info
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- JPH10221402A JPH10221402A JP9032671A JP3267197A JPH10221402A JP H10221402 A JPH10221402 A JP H10221402A JP 9032671 A JP9032671 A JP 9032671A JP 3267197 A JP3267197 A JP 3267197A JP H10221402 A JPH10221402 A JP H10221402A
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- 238000005259 measurement Methods 0.000 abstract description 26
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 101100116283 Arabidopsis thaliana DD11 gene Proteins 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】
【課題】 ＤＵＴの並列測定数が増加しても回路規模の
増大を抑えることができ、測定にばらつきの少ないＩＣ
テスタ用電源電流測定回路を提供する。 【解決手段】 複数のＤＵＴ電源４１〜４ｎは、複数の
ＤＵＴ３１〜３ｎに直列に接続し、複数のＤＵＴ３１〜
３ｎにそれぞれ電源電圧を印加する。複数の開閉器５１
〜５ｎは、各ＤＵＴに対応する各ＤＵＴ電源４１〜４ｎ
との接続をオンオフする。電流計測回路つきのＤＵＴ電
源１１は、複数のＤＵＴ３１〜３ｎに分岐接続し、各Ｄ
ＵＴに電源電圧を印加して電源電流ＩDDを測定する。複
数の開閉器２１〜２ｎは、各ＤＵＴに対応するＤＵＴ電
源１１の分岐接続をオンオフする。複数の開閉器５１〜
５ｎを同時にオンにして複数のＤＵＴ３１〜３ｎを並列
測定する時間内に、複数の開閉器５１〜５ｎと複数の第
２の開閉器２１〜２ｎを順次切り換え、複数のＤＵＴ３
１〜３ｎの電源電流ＩDDを測定する。
増大を抑えることができ、測定にばらつきの少ないＩＣ
テスタ用電源電流測定回路を提供する。 【解決手段】 複数のＤＵＴ電源４１〜４ｎは、複数の
ＤＵＴ３１〜３ｎに直列に接続し、複数のＤＵＴ３１〜
３ｎにそれぞれ電源電圧を印加する。複数の開閉器５１
〜５ｎは、各ＤＵＴに対応する各ＤＵＴ電源４１〜４ｎ
との接続をオンオフする。電流計測回路つきのＤＵＴ電
源１１は、複数のＤＵＴ３１〜３ｎに分岐接続し、各Ｄ
ＵＴに電源電圧を印加して電源電流ＩDDを測定する。複
数の開閉器２１〜２ｎは、各ＤＵＴに対応するＤＵＴ電
源１１の分岐接続をオンオフする。複数の開閉器５１〜
５ｎを同時にオンにして複数のＤＵＴ３１〜３ｎを並列
測定する時間内に、複数の開閉器５１〜５ｎと複数の第
２の開閉器２１〜２ｎを順次切り換え、複数のＤＵＴ３
１〜３ｎの電源電流ＩDDを測定する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＩＣテスタ用電
源電流測定回路についてのものである。特に、ＩＣテス
タで複数のＤＵＴ（Ｄevice Ｕnder Ｔest）の電気的特
性を測定をする場合における電源電流ＩDDを測定する回
路についてのものである。
源電流測定回路についてのものである。特に、ＩＣテス
タで複数のＤＵＴ（Ｄevice Ｕnder Ｔest）の電気的特
性を測定をする場合における電源電流ＩDDを測定する回
路についてのものである。
【０００２】
【従来の技術】次に、従来技術によるＩＣテスタ用電源
電流測定回路の構成を図４により説明する。図４の１１
〜１ｎはＤＵＴの電源電流ＩDDを測定する電流計測回路
つきＤＵＴ電源（以下、ＤＰＳ／ＩＤＤという）、２１
〜２ｎは開閉器、３１〜３ｎはＤＵＴである。
電流測定回路の構成を図４により説明する。図４の１１
〜１ｎはＤＵＴの電源電流ＩDDを測定する電流計測回路
つきＤＵＴ電源（以下、ＤＰＳ／ＩＤＤという）、２１
〜２ｎは開閉器、３１〜３ｎはＤＵＴである。
【０００３】図４では、複数のＤＰＳ／ＩＤＤ１１〜１
ｎと複数のＤＵＴ３１〜３ｎをそれぞれ一対一に接続し
ている。そして、開閉器２１〜２ｎをそれぞれ直列に接
続している。開閉器２１〜２ｎをオンにすると、複数の
ＤＵＴ３１〜３ｎにそれぞれ電源電圧を印加し、各ＤＵ
Ｔ３１〜３ｎの電源電流ＩDDを測定する。なお、開閉器
２１〜２ｎは図示しないＣＰＵの指令により、オンオフ
する。
ｎと複数のＤＵＴ３１〜３ｎをそれぞれ一対一に接続し
ている。そして、開閉器２１〜２ｎをそれぞれ直列に接
続している。開閉器２１〜２ｎをオンにすると、複数の
ＤＵＴ３１〜３ｎにそれぞれ電源電圧を印加し、各ＤＵ
Ｔ３１〜３ｎの電源電流ＩDDを測定する。なお、開閉器
２１〜２ｎは図示しないＣＰＵの指令により、オンオフ
する。
【０００４】次に、ＤＰＳ／ＩＤＤ１１の構成を図５の
回路図に示す。図５の１１１はＤ／Ａ変換器、１１２と
１１３は抵抗器、１１４と１１５は演算増幅器、１１６
は電流増幅回路、１１７はＩDD測定回路、１１７Ａは抵
抗器、１１７Ｂは電流計測回路、１１７ＣはＡ／Ｄ変換
器、２１Ａと２１Ｂは開閉器である。
回路図に示す。図５の１１１はＤ／Ａ変換器、１１２と
１１３は抵抗器、１１４と１１５は演算増幅器、１１６
は電流増幅回路、１１７はＩDD測定回路、１１７Ａは抵
抗器、１１７Ｂは電流計測回路、１１７ＣはＡ／Ｄ変換
器、２１Ａと２１Ｂは開閉器である。
【０００５】次に、図４の動作を図６のタイムチャート
により説明する。図６において、ＴはＤＵＴに電源電圧
を供給している時間、すなわち１個のＤＵＴの測定時間
を示している。また、ｔは電源電流ＩDDの測定時間を示
している。
により説明する。図６において、ＴはＤＵＴに電源電圧
を供給している時間、すなわち１個のＤＵＴの測定時間
を示している。また、ｔは電源電流ＩDDの測定時間を示
している。
【０００６】図４の構成では、図６に示すように、開閉
器２１〜２ｎは基本的に同時に動作して電源電圧をＤＵ
Ｔ３１〜３ｎに供給する。全てのＤＰＳ／ＩＤＤ１１〜
１ｎに電源電流ＩDDの測定機能が内蔵されているため、
電源電流ＩDD測定中も全ての開閉器２１〜２ｎはオンし
たままで、複数のＤＵＴ３１〜３ｎの電源電流ＩDDを同
時に測定できる。
器２１〜２ｎは基本的に同時に動作して電源電圧をＤＵ
Ｔ３１〜３ｎに供給する。全てのＤＰＳ／ＩＤＤ１１〜
１ｎに電源電流ＩDDの測定機能が内蔵されているため、
電源電流ＩDD測定中も全ての開閉器２１〜２ｎはオンし
たままで、複数のＤＵＴ３１〜３ｎの電源電流ＩDDを同
時に測定できる。
【０００７】
【発明が解決しようとする課題】従来は、全てのＤＰＳ
／ＩＤＤ１１〜１ｎに電源電流ＩDDの測定機能が内蔵さ
れているため、ＤＵＴの複数個並列測定数が多くなる
と、電源電流ＩDDの測定の回路規模が大きくなり、ＩＣ
テスタが大型化するという問題がある。また、消費電流
も増大してしまう問題もある。更に、複数のＤＰＳ／Ｉ
ＤＤ１１〜１ｎのばらつきがＤＵＴの電源電流ＩDD測定
精度に影響を及ぼすという問題もある。
／ＩＤＤ１１〜１ｎに電源電流ＩDDの測定機能が内蔵さ
れているため、ＤＵＴの複数個並列測定数が多くなる
と、電源電流ＩDDの測定の回路規模が大きくなり、ＩＣ
テスタが大型化するという問題がある。また、消費電流
も増大してしまう問題もある。更に、複数のＤＰＳ／Ｉ
ＤＤ１１〜１ｎのばらつきがＤＵＴの電源電流ＩDD測定
精度に影響を及ぼすという問題もある。
【０００８】この発明は、複数のＤＵＴに複数の第１の
ＤＵＴ電源を一対一に接続し、前記各ＤＵＴに電源電流
ＩDDを測定する電流計測回路つき第２のＤＵＴ電源を分
岐接続し、複数のＤＵＴを並列測定する時間内に、第２
のＤＵＴ電源で複数のＤＵＴの電源電流ＩDDを順次測定
することにより、ＤＵＴの並列測定数が増加しても回路
規模の増大を抑えることができ、測定にばらつきの少な
いＩＣテスタ用電源電流測定回路の提供を目的とする。
ＤＵＴ電源を一対一に接続し、前記各ＤＵＴに電源電流
ＩDDを測定する電流計測回路つき第２のＤＵＴ電源を分
岐接続し、複数のＤＵＴを並列測定する時間内に、第２
のＤＵＴ電源で複数のＤＵＴの電源電流ＩDDを順次測定
することにより、ＤＵＴの並列測定数が増加しても回路
規模の増大を抑えることができ、測定にばらつきの少な
いＩＣテスタ用電源電流測定回路の提供を目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するた
め、この発明は、複数のＤＵＴ３１〜３ｎに直列に接続
し、複数のＤＵＴ３１〜３ｎにそれぞれ電源電圧を印加
する複数のＤＵＴ電源４１〜４ｎと、前記各ＤＵＴに対
応する各ＤＵＴ電源４１〜４ｎとの接続をオンオフする
複数の開閉器５１〜５ｎと、複数のＤＵＴ３１〜３ｎに
分岐接続し、前記各ＤＵＴに電源電圧を印加して電源電
流ＩDDを測定する電流計測回路つきのＤＵＴ電源１１
と、前記各ＤＵＴに対応するＤＵＴ電源１１の分岐接続
をオンオフする複数の開閉器２１〜２ｎとを備え、複数
の開閉器５１〜５ｎを同時にオンにして複数のＤＵＴ３
１〜３ｎを並列測定する時間内に、複数の開閉器５１〜
５ｎと複数の第２の開閉器２１〜２ｎを順次切り換え、
複数のＤＵＴ３１〜３ｎの電源電流ＩDDを測定する。
め、この発明は、複数のＤＵＴ３１〜３ｎに直列に接続
し、複数のＤＵＴ３１〜３ｎにそれぞれ電源電圧を印加
する複数のＤＵＴ電源４１〜４ｎと、前記各ＤＵＴに対
応する各ＤＵＴ電源４１〜４ｎとの接続をオンオフする
複数の開閉器５１〜５ｎと、複数のＤＵＴ３１〜３ｎに
分岐接続し、前記各ＤＵＴに電源電圧を印加して電源電
流ＩDDを測定する電流計測回路つきのＤＵＴ電源１１
と、前記各ＤＵＴに対応するＤＵＴ電源１１の分岐接続
をオンオフする複数の開閉器２１〜２ｎとを備え、複数
の開閉器５１〜５ｎを同時にオンにして複数のＤＵＴ３
１〜３ｎを並列測定する時間内に、複数の開閉器５１〜
５ｎと複数の第２の開閉器２１〜２ｎを順次切り換え、
複数のＤＵＴ３１〜３ｎの電源電流ＩDDを測定する。
【００１０】
【発明の実施の形態】以下、図面を参照して、この発明
による一実施の形態を説明する。図１は、この発明によ
る一実施の形態のＩＣテスタ用電源電流測定回路の構成
図であり、従来技術の図４に対応する。なお、以下、同
符号の構成品はその機能を同じとするので、特に必要の
無い限り、重複する説明は割愛する。
による一実施の形態を説明する。図１は、この発明によ
る一実施の形態のＩＣテスタ用電源電流測定回路の構成
図であり、従来技術の図４に対応する。なお、以下、同
符号の構成品はその機能を同じとするので、特に必要の
無い限り、重複する説明は割愛する。
【００１１】図１の４１〜４ｎはＤＵＴ電源（以下、Ｄ
ＰＳと略称する）、５１〜５ｎは開閉器であり、その他
は図４と同じものである。
ＰＳと略称する）、５１〜５ｎは開閉器であり、その他
は図４と同じものである。
【００１２】図１では、複数のＤＰＳ４１〜４ｎは複数
のＤＵＴ３１〜３ｎに直列に接続し、複数のＤＵＴ３１
〜３ｎにそれぞれ電源電圧を印加する。複数の開閉器５
１〜５ｎは前記各ＤＵＴに対応する各ＤＵＴ電源４１〜
４ｎとの接続をオンオフする。ＤＰＳ／ＩＤＤ１１は複
数のＤＵＴ３１〜３ｎに分岐接続する。複数の開閉器２
１〜２ｎは前記各ＤＵＴに対応するＤＰＳ／ＩＤＤ１１
の分岐接続をオンオフする。
のＤＵＴ３１〜３ｎに直列に接続し、複数のＤＵＴ３１
〜３ｎにそれぞれ電源電圧を印加する。複数の開閉器５
１〜５ｎは前記各ＤＵＴに対応する各ＤＵＴ電源４１〜
４ｎとの接続をオンオフする。ＤＰＳ／ＩＤＤ１１は複
数のＤＵＴ３１〜３ｎに分岐接続する。複数の開閉器２
１〜２ｎは前記各ＤＵＴに対応するＤＰＳ／ＩＤＤ１１
の分岐接続をオンオフする。
【００１３】図２は、図１におけるＤＰＳ４１の一実施
の形態を示す回路図である。図２の４１１はＤ／Ａ変換
器、４１２と４１３は抵抗器、４１４と４１５は演算増
幅器、４１６は電流増幅回路、５１Ａと５１Ｂは開閉器
である。なお、ＤＰＳ／ＩＤＤ１１は図５に示されたと
おりである。
の形態を示す回路図である。図２の４１１はＤ／Ａ変換
器、４１２と４１３は抵抗器、４１４と４１５は演算増
幅器、４１６は電流増幅回路、５１Ａと５１Ｂは開閉器
である。なお、ＤＰＳ／ＩＤＤ１１は図５に示されたと
おりである。
【００１４】次に、図１の動作を図３のタイムチャート
により説明する。まず、開閉器５１〜５ｎはＩDD測定以
外の測定時にオンして、ＤＰＳ１１〜１ｎからＤＵＴ３
１〜３ｎに電源電圧を供給する。
により説明する。まず、開閉器５１〜５ｎはＩDD測定以
外の測定時にオンして、ＤＰＳ１１〜１ｎからＤＵＴ３
１〜３ｎに電源電圧を供給する。
【００１５】次に、ＩDD測定になると、まず、ＤＵＴ３
１から開始して、開閉器２１がオン、開閉器５１がオフ
してＤＰＳ／ＩＤＤ１１よりＤＵＴ３１に電源電圧を供
給し、かつＩDDを測定する。ＤＵＴ３１のＩDD測定が終
了すると開閉器５１がオン、開閉器２１がオフする。
１から開始して、開閉器２１がオン、開閉器５１がオフ
してＤＰＳ／ＩＤＤ１１よりＤＵＴ３１に電源電圧を供
給し、かつＩDDを測定する。ＤＵＴ３１のＩDD測定が終
了すると開閉器５１がオン、開閉器２１がオフする。
【００１６】さらに、開閉器２２〜２ｎと開閉器５２〜
５ｎを同様に順次動作させるにより、ＤＵＴ３１〜３ｎ
までのｎ個のＤＵＴのＩDD測定が完了する。なお、図１
における開閉器の切換は図示しないＣＰＵが制御する。
５ｎを同様に順次動作させるにより、ＤＵＴ３１〜３ｎ
までのｎ個のＤＵＴのＩDD測定が完了する。なお、図１
における開閉器の切換は図示しないＣＰＵが制御する。
【００１７】図１の回路構成では、ＤＰＳ／ＩＤＤが１
台であるため、ｎ個のＤＵＴのＩＤＤ測定時間は、１個
のＤＵＴのＩDD測定時間ｔのｎ倍の時間が必要となる。
しかし、通常では、図３に示されるように、１個のＤＵ
Ｔの全体の測定時間に対して、ｔは極めて短時間である
ため問題とならない。なお、図１では、ＤＰＳ／ＩＤＤ
が１つであったが、複数用意してもよい。
台であるため、ｎ個のＤＵＴのＩＤＤ測定時間は、１個
のＤＵＴのＩDD測定時間ｔのｎ倍の時間が必要となる。
しかし、通常では、図３に示されるように、１個のＤＵ
Ｔの全体の測定時間に対して、ｔは極めて短時間である
ため問題とならない。なお、図１では、ＤＰＳ／ＩＤＤ
が１つであったが、複数用意してもよい。
【００１８】
【発明の効果】この発明によれば、少なくても１台の電
源電流ＩDD測定機能を内蔵するＤＵＴ電源があれば、他
の複数台のＤＵＴ電源には電源電流ＩDD測定機能が不要
となるので、ＤＵＴの並列測定数が増加しても回路規模
の増大を抑えることができ、そのためＩＣテスタの大型
化、及び消費電流の増大を抑えることができる。さら
に、電源電流ＩDD測定機能を内蔵するＤＵＴ電源が１台
の場合は、従来と比べ、複数のＤＵＴに対し、電源電流
ＩDDの測定にばらつきが少なくなる。
源電流ＩDD測定機能を内蔵するＤＵＴ電源があれば、他
の複数台のＤＵＴ電源には電源電流ＩDD測定機能が不要
となるので、ＤＵＴの並列測定数が増加しても回路規模
の増大を抑えることができ、そのためＩＣテスタの大型
化、及び消費電流の増大を抑えることができる。さら
に、電源電流ＩDD測定機能を内蔵するＤＵＴ電源が１台
の場合は、従来と比べ、複数のＤＵＴに対し、電源電流
ＩDDの測定にばらつきが少なくなる。
【図１】この発明によるＩＣテスタ用電源電圧測定回路
の一実施の形態を示す回路図である。
の一実施の形態を示す回路図である。
【図２】図１のＤＰＳの一実施の形を示す回路図であ
る。
る。
【図３】図１の動作を示すタイムチャートである。
【図４】従来技術によるＩＣテスタ用電源電圧測定回路
の回路図である。
の回路図である。
【図５】図４のＤＰＳ／ＩＤＤ回路図である。
【図６】図４の動作を示すタイムチャートである。
１１〜１ｎ ＩDD測定機能を内蔵するＤＵＴ電源（Ｄ
ＰＳ／ＩＤＤ） ２１〜２ｎ 開閉器 ３１〜３ｎ 被測定デバイス（ＤＵＴ） ４１〜４ｎ ＤＵＴ電源（ＤＰＳ） ５１〜５ｎ 開閉器
ＰＳ／ＩＤＤ） ２１〜２ｎ 開閉器 ３１〜３ｎ 被測定デバイス（ＤＵＴ） ４１〜４ｎ ＤＵＴ電源（ＤＰＳ） ５１〜５ｎ 開閉器
Claims (2)
- 【請求項１】 複数のＤＵＴ(31〜3n)に直列に接続し、
複数のＤＵＴ(31〜3n)にそれぞれ電源電圧を印加する複
数の第１のＤＵＴ電源(41〜4n)と、 前記各ＤＵＴに対応する前記第１の各ＤＵＴ電源との接
続をオンオフする複数の第１の開閉器(51〜5n)と、 複数のＤＵＴ(31〜3n)に分岐接続し、前記各ＤＵＴに電
源電圧を印加して電源電流ＩDDを測定する電流計測回路
つき第２のＤＵＴ電源(11)と、 前記各ＤＵＴに対応する前記第２のＤＵＴ電源(11)の分
岐接続をオンオフする複数の第２の開閉器(21〜2n)とを
備え、 複数の第１の開閉器(51〜5n)を同時にオンにして複数の
ＤＵＴ(31〜3n)を並列測定する時間内に、複数の第１の
開閉器(51〜5n)と複数の第２の開閉器(21〜2n)を順次切
り換え、複数のＤＵＴ(31〜3n)の電源電流ＩDDを測定す
ることを特徴とするＩＣテスタ用電源電流測定回路。 - 【請求項２】 第２のＤＵＴ電源(11)を複数備えること
を特徴とする請求項１記載のＩＣテスタ用電源電流測定
回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9032671A JPH10221402A (ja) | 1997-01-31 | 1997-01-31 | Ｉｃテスタ用電源電流測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9032671A JPH10221402A (ja) | 1997-01-31 | 1997-01-31 | Ｉｃテスタ用電源電流測定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10221402A true JPH10221402A (ja) | 1998-08-21 |
Family
ID=12365346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9032671A Pending JPH10221402A (ja) | 1997-01-31 | 1997-01-31 | Ｉｃテスタ用電源電流測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10221402A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100568852B1 (ko) * | 1999-03-12 | 2006-04-10 | 삼성전자주식회사 | 반도체 메모리 장치의 병렬 테스트 시스템 |
| US7423443B2 (en) | 2005-01-11 | 2008-09-09 | Samsung Electronics Co., Ltd. | Method of performing parallel test on semiconductor devices by dividing voltage supply unit |
| KR20170018180A (ko) * | 2015-08-06 | 2017-02-16 | 에스케이하이닉스 주식회사 | 복수의 반도체 장치를 테스트할 수 있는 테스트 장치 및 시스템 |
| CN115561605A (zh) * | 2021-07-02 | 2023-01-03 | 东京毅力科创株式会社 | 检查装置和检查方法 |
-
1997
- 1997-01-31 JP JP9032671A patent/JPH10221402A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100568852B1 (ko) * | 1999-03-12 | 2006-04-10 | 삼성전자주식회사 | 반도체 메모리 장치의 병렬 테스트 시스템 |
| US7423443B2 (en) | 2005-01-11 | 2008-09-09 | Samsung Electronics Co., Ltd. | Method of performing parallel test on semiconductor devices by dividing voltage supply unit |
| US7626413B2 (en) | 2005-01-11 | 2009-12-01 | Samsung Electronics Co., Ltd. | Parallel testing of semiconductor devices using a dividing voltage supply unit |
| KR20170018180A (ko) * | 2015-08-06 | 2017-02-16 | 에스케이하이닉스 주식회사 | 복수의 반도체 장치를 테스트할 수 있는 테스트 장치 및 시스템 |
| CN115561605A (zh) * | 2021-07-02 | 2023-01-03 | 东京毅力科创株式会社 | 检查装置和检查方法 |
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